脈沖神經(jīng)網(wǎng)絡(luò)與類腦芯片設(shè)計(jì)

目錄
第1章 緒論 1
1.1 人工智能發(fā)展背景 2
1.2 物端智能計(jì)算 3
1.3 脈沖神經(jīng)網(wǎng)絡(luò)和神經(jīng)形態(tài)處理器 4
1.4 國(guó)內(nèi)外研究現(xiàn)狀 6
參考文獻(xiàn) 8
第2章 脈沖神經(jīng)網(wǎng)絡(luò)模型及學(xué)習(xí)規(guī)則基礎(chǔ) 13
2.1 **脈沖神經(jīng)元模型 13
2.1.1 泄漏積分點(diǎn)火神經(jīng)元模型 13
2.1.2 Izhikevich神經(jīng)元模型 15
2.1.3 神經(jīng)元模型的選擇 15
2.2 SNN結(jié)構(gòu) 16
2.2.1 前向連接 16
2.2.2 側(cè)抑制連接 16
2.3 仿生學(xué)習(xí)規(guī)則 18
2.3.1 STDP學(xué)習(xí)規(guī)則及實(shí)現(xiàn)方式 18
2.3.2 三因子STDP 20
2.3.3 Tempotron學(xué)習(xí)規(guī)則及實(shí)現(xiàn)方式 21
2.4 輸入脈沖編碼 23
2.4.1 泊松速率編碼 23
2.4.2 脈沖間隔編碼 23
2.4.3 *次脈沖時(shí)間編碼 24
2.4.4 動(dòng)態(tài)視覺(jué)傳感器物理編碼 24
2.4.5 輸入編碼方法對(duì)比 25
2.5 輸出脈沖解碼 25
2.6 物端SNN模型評(píng)估常用基準(zhǔn)數(shù)據(jù)集 26
參考文獻(xiàn) 27
第3章 脈沖極限學(xué)習(xí)機(jī) 28
3.1 脈沖極限學(xué)習(xí)機(jī)模型 28
3.1.1 模型結(jié)構(gòu)和特點(diǎn) 28
3.1.2 三元R-STDP學(xué)習(xí)規(guī)則 29
3.2 脈沖極限學(xué)習(xí)機(jī)神經(jīng)形態(tài)處理器設(shè)計(jì) 31
3.2.1 處理器架構(gòu)及特點(diǎn) 31
3.2.2 關(guān)鍵模塊電路設(shè)計(jì) 33
3.3 脈沖極限學(xué)習(xí)機(jī)的FPGA原型實(shí)現(xiàn) 34
3.3.1 FPGA原型系統(tǒng)及性能測(cè)試 34
3.3.2 工作對(duì)比 35
參考文獻(xiàn) 37
第4章 三重類腦神經(jīng)形態(tài)處理器 38
4.1 三重類腦學(xué)習(xí)機(jī)制 38
4.1.1 模型結(jié)構(gòu)和特點(diǎn) 38
4.1.2 學(xué)習(xí)規(guī)則 42
4.2 三重類腦神經(jīng)形態(tài)處理器設(shè)計(jì) 44
4.2.1 處理器架構(gòu)及特點(diǎn) 44
4.2.2 關(guān)鍵模塊電路設(shè)計(jì) 46
4.3 三重類腦神經(jīng)形態(tài)處理器的FPGA原型及ASIC實(shí)現(xiàn) 50
4.3.1 FPGA原型系統(tǒng)及性能測(cè)試 50
4.3.2 與其他基于FPGA實(shí)現(xiàn)的物端神經(jīng)形態(tài)處理器對(duì)比 55
4.3.3 ASIC原型芯片及性能指標(biāo) 55
4.3.4 與其他ASIC物端神經(jīng)形態(tài)處理器對(duì)比 57
參考文獻(xiàn) 59
第5章 脈沖域壓縮感知神經(jīng)形態(tài)處理器 60
5.1 脈沖域壓縮感知網(wǎng)絡(luò)模型 60
5.1.1 模型結(jié)構(gòu)和特點(diǎn) 60
5.1.2 誤差觸發(fā)的輕量級(jí)學(xué)習(xí)規(guī)則 62
5.2 脈沖域壓縮感知神經(jīng)形態(tài)處理器設(shè)計(jì) 63
5.2.1 處理器架構(gòu)及特點(diǎn) 63
5.2.2 關(guān)鍵模塊電路設(shè)計(jì) 64
5.3 脈沖域壓縮感知處理器的FPGA原型實(shí)現(xiàn) 66
5.3.1 FPGA原型系統(tǒng)及性能測(cè)試 66
5.3.2 工作對(duì)比 69
參考文獻(xiàn) 71
第6章 多層SNN片上學(xué)**經(jīng)形態(tài)處理器：MorphBungee-Ⅰ 72
6.1 多層SNN學(xué)習(xí)規(guī)則 72
6.2 “魔法棒-Ⅰ ”神經(jīng)形態(tài)處理器架構(gòu)及電路設(shè)計(jì) 74
6.2.1 處理器架構(gòu)及特點(diǎn) 74
6.2.2 關(guān)鍵模塊電路設(shè)計(jì) 77
6.3 “魔法棒-Ⅰ ”神經(jīng)形態(tài)處理器芯片ASIC原型實(shí)現(xiàn)及測(cè)試 81
6.3.1 ASIC原型芯片及性能測(cè)試 81
6.3.2 工作對(duì)比 83
參考文獻(xiàn) 86
第7章 多層SNN片上學(xué)**經(jīng)形態(tài)處理器：MorphBungee-Ⅱ 88
7.1 DeepTempo學(xué)習(xí)規(guī)則優(yōu)化 88
7.2 “魔法棒-Ⅱ ”神經(jīng)形態(tài)處理器架構(gòu)及電路設(shè)計(jì) 90
7.2.1 處理器架構(gòu)及特點(diǎn) 90
7.2.2 關(guān)鍵模塊電路設(shè)計(jì) 95
7.3 “魔法棒-Ⅱ ”神經(jīng)形態(tài)處理器芯片ASIC原型實(shí)現(xiàn)及測(cè)試 99
7.3.1 ASIC原型芯片及性能測(cè)試 99
7.3.2 工作對(duì)比 104
參考文獻(xiàn) 107
第8章 未來(lái)展望：基于憶阻器的神經(jīng)形態(tài)處理器 109
參考文獻(xiàn) 110