后量子密碼芯片設(shè)計(jì)

定　價(jià)：￥108.00

作　者：	劉冬生
出版社：	電子工業(yè)出版社
叢編項(xiàng)：
標(biāo)　簽：	暫缺

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當(dāng)當(dāng)網(wǎng) (￥81.00)

ISBN：	9787121471209	出版時(shí)間：	2023-12-01	包裝：	紙面精裝
開本：		頁數(shù)：		字?jǐn)?shù)：

內(nèi)容簡介

　　隨著信息時(shí)代的發(fā)展，量子計(jì)算機(jī)逐步展現(xiàn)出對傳統(tǒng)公鑰密碼系統(tǒng)的破壞性，使得依賴傳統(tǒng)公鑰密碼系統(tǒng)的網(wǎng)絡(luò)安全與數(shù)據(jù)信息無法得到可靠保障，迫切要求對網(wǎng)絡(luò)及信息安全系統(tǒng)進(jìn)行革新。后量子密碼與其芯片技術(shù)是未來應(yīng)對量子計(jì)算機(jī)攻擊威脅的關(guān)鍵力量。本書首先介紹了后量子密碼的研究背景、算法理論以及當(dāng)前的研究現(xiàn)狀，其次由后量子密碼芯片面臨的技術(shù)挑戰(zhàn)引出了對核心算子高效硬件實(shí)現(xiàn)、側(cè)信道攻擊防御機(jī)制設(shè)計(jì)等關(guān)鍵技術(shù)的討論，最后詳細(xì)介紹了不同后量子密碼芯片的設(shè)計(jì)思路與實(shí)現(xiàn)結(jié)果。本書的研究成果與國際后量子密碼前沿技術(shù)同步，有利于我國下一代密碼技術(shù)的發(fā)展，尤其是可以促進(jìn)自主后量子密碼的理論與應(yīng)用研究，推動我國自主研制符合國際標(biāo)準(zhǔn)且具有國際競爭力的后量子密碼芯片。

作者簡介

　　劉冬生，華中科技大學(xué)集成電路學(xué)院，教授。長期從事集成電路與集成系統(tǒng)專業(yè)的教學(xué)和科研工作，近5年主持國家基金重點(diǎn)項(xiàng)目、國家重點(diǎn)研發(fā)課題、華為合作項(xiàng)目等近20項(xiàng)，其中千萬級項(xiàng)目2項(xiàng)，百萬級項(xiàng)目8項(xiàng)。在IEEE TII、TIE、TCAS I、ASSCC、ISCAS等期刊及會議上發(fā)表論文50余篇；申請授權(quán)專利63項(xiàng)，國際PCT專利2項(xiàng)，美國專利1項(xiàng)，專利轉(zhuǎn)讓6項(xiàng)。

圖書目錄

第1章緒論 1
1.1 信息安全與密碼體制 1
1.2 量子計(jì)算機(jī)的潛在威脅 3
1.3 后量子密碼 5
1.4 基于格的后量子密碼 7
參考文獻(xiàn) 10
第2章基于格的后量子密碼算法理論 14
2.1 格理論基礎(chǔ) 14
2.2 格難題及其在密碼學(xué)中的應(yīng)用 15
2.2.1 經(jīng)典格難題 15
2.2.2 應(yīng)用于密碼學(xué)的格難題 17
參考文獻(xiàn) 19
第3章基于格的后量子密碼芯片的研究現(xiàn)狀與技術(shù)挑戰(zhàn) 21
3.1 研究現(xiàn)狀 21
3.2 技術(shù)挑戰(zhàn) 23
3.2.1 多樣化格密碼方案與安全SoC芯片的適配性 23
3.2.2 核心算子的資源開銷與運(yùn)算性能平衡 24
3.2.3 安全I(xiàn)P功能可配置性需求與資源開銷平衡 24
3.2.4 多層次高效側(cè)信道攻擊防御機(jī)制 25
參考文獻(xiàn) 26
第4章 SHA-3硬件加速單元 28
4.1 SHA-3研究現(xiàn)狀 29
4.2 SHA-3算法分析 30
4.2.1 哈希函數(shù) 30
4.2.2 參數(shù)構(gòu)造 31
4.2.3 海綿結(jié)構(gòu) 32
4.2.4 迭代函數(shù) 34
4.3 SHA-3算法的硬件實(shí)現(xiàn) 38
4.3.1 哈希函數(shù) 39
4.3.2 迭代運(yùn)算模塊 44
4.3.3 控制模塊 44
4.3.4 截取模塊 46
4.4 SHA-3電路架構(gòu)優(yōu)化 46
4.4.1 輪常數(shù)的簡化 46
4.4.2 流水線結(jié)構(gòu) 48
4.4.3 循環(huán)展開結(jié)構(gòu) 49
4.5 硬件實(shí)驗(yàn)結(jié)果 52
參考文獻(xiàn) 54
第5章高斯采樣器與側(cè)信道攻擊防御機(jī)制 58
5.1 側(cè)信道攻擊與防御機(jī)制分析 59
5.1.1 時(shí)間攻擊 60
5.1.2 功耗分析攻擊 60
5.1.3 側(cè)信道攻擊防御機(jī)制 63
5.2 高斯采樣算法的性能評估 68
5.2.1 高斯采樣算法分析 68
5.2.2 高斯采樣器性能評估 73
5.3 具有時(shí)間攻擊防御機(jī)制的 CDT高斯采樣器設(shè)計(jì) 75
5.3.1 存儲資源優(yōu)化方案設(shè)計(jì) 75
5.3.2 具有恒定采樣時(shí)間的采樣步驟設(shè)計(jì) 79
5.3.3 CDT高斯采樣器電路結(jié)構(gòu) 81
5.3.4 時(shí)間攻擊測試與硬件實(shí)現(xiàn)結(jié)果 82
5.4 具有SPA攻擊防御機(jī)制的可配置 BS-CDT高斯采樣器設(shè)計(jì) 86
5.4.1 BS-CDT高斯采樣器的SPA攻擊易損性分析 88
5.4.2 針對BS-CDT高斯采樣器的選擇輸入SPA攻擊方案設(shè)計(jì) 90
5.4.3 SPA攻擊防御機(jī)制設(shè)計(jì) 92
5.4.4 SPA攻擊測試和硬件實(shí)現(xiàn)結(jié)果 93
參考文獻(xiàn) 100
第6章數(shù)論變換單元 105
6.1 數(shù)論變換研究現(xiàn)狀 105
6.2 數(shù)論變換理論基礎(chǔ) 107
6.2.1 多項(xiàng)式乘法 107
6.2.2 數(shù)論變換 108
6.2.3 多項(xiàng)式乘法實(shí)現(xiàn) 111
6.2.4 應(yīng)用于數(shù)論變換的模乘算法 114
6.3 可重構(gòu)數(shù)論變換單元設(shè)計(jì) 116
6.3.1 數(shù)論變換整體架構(gòu) 116
6.3.2 基本模運(yùn)算器的設(shè)計(jì) 119
6.3.3 可重構(gòu)蝶形運(yùn)算模塊設(shè)計(jì) 126
6.3.4 數(shù)論變換功能模塊設(shè)計(jì) 129
6.3.5 可重構(gòu)數(shù)論變換設(shè)計(jì) 133
6.4 硬件實(shí)現(xiàn)結(jié)果 136
參考文獻(xiàn) 138
第7章可重構(gòu)Ring-LWE密碼處理器 141
7.1 數(shù)據(jù)通路與數(shù)據(jù)存儲方案設(shè)計(jì) 141
7.1.1 Ring-LWE公鑰加密方案的運(yùn)算流程優(yōu)化設(shè)計(jì) 141
7.1.2 可配置數(shù)據(jù)通路的設(shè)計(jì) 143
7.1.3 數(shù)據(jù)存儲方案設(shè)計(jì) 146
7.2 Ring-LWE密碼處理器架構(gòu)與微指令設(shè)計(jì) 147
7.3 硬件實(shí)現(xiàn)結(jié)果與對比分析 151
參考文獻(xiàn) 155
第8章后量子密鑰交換協(xié)議芯片 157
8.1 多項(xiàng)式系數(shù)采樣單元設(shè)計(jì) 157
8.1.1 基于流密碼的PRNG方案 159
8.1.2 基于Trivium的均勻分布采樣單元 161
8.1.3 基于Trivium的二項(xiàng)分布采樣器 163
8.2 密鑰交換系統(tǒng)架構(gòu)與運(yùn)算流程優(yōu)化設(shè)計(jì) 164
8.3 FPGA實(shí)現(xiàn)結(jié)果與對比分析 167
8.4 ASIC實(shí)現(xiàn)與結(jié)果分析 171
參考文獻(xiàn) 174
第9章后量子密碼Saber處理器 176
9.1 研究現(xiàn)狀 176
9.2 Saber算法理論基礎(chǔ) 178
9.3 Saber協(xié)處理器設(shè)計(jì) 184
9.3.1 Saber協(xié)處理器整體結(jié)構(gòu) 184
9.3.2 SHA-3模塊的硬件實(shí)現(xiàn) 186
9.3.3 二項(xiàng)分布采樣模塊 188
9.3.4 多項(xiàng)式乘法器 189
9.3.5 其余功能子模塊 197
9.3.6 Saber協(xié)處理器指令格式 199
9.4 硬件實(shí)現(xiàn)結(jié)果 200
參考文獻(xiàn) 201
第10章后量子密碼Kyber處理器 204
10.1 研究現(xiàn)狀 204
10.2 Kyber算法理論基礎(chǔ) 205
10.2.1 序言與注釋 205
10.2.2 Kyber.PKE 206
10.2.3 Kyber.KEM 208
10.3 安全等級 210
10.4 Kyber協(xié)處理器設(shè)計(jì) 211
10.4.1 Kyber協(xié)處理器系統(tǒng)架構(gòu) 211
10.4.2 多項(xiàng)式運(yùn)算單元 211
10.4.3 SHA-3單元設(shè)計(jì) 223
10.4.4 采樣模塊設(shè)計(jì) 224
10.5 FPGA與ASIC實(shí)現(xiàn)結(jié)果 226
10.5.1 FPGA實(shí)現(xiàn)結(jié)果 226
10.5.2 ASIC實(shí)現(xiàn)結(jié)果與芯片版圖 227
參考文獻(xiàn) 228
第11章總結(jié)與展望 231
11.1 本書內(nèi)容總結(jié) 231
11.2 未來展望 231