模擬CMOS集成電路系統(tǒng)化設(shè)計(jì)

譯者序
符號與縮略語表
第1章緒論
1.1寫作緣由
1.2模擬電路尺寸問題和提出的方法
1.2.1平方律視角
1.2.2使用查詢表進(jìn)行權(quán)衡
1.2.3一般化
1.2.4VGS未知的設(shè)計(jì)
1.2.5弱反型下的設(shè)計(jì)
1.3內(nèi)容概述
1.4關(guān)于預(yù)備知識
1.5關(guān)于符號
1.6參考文獻(xiàn)
第2章基礎(chǔ)晶體管建模
2.1CSM
2.1.1CSM中的漏極電流方程
2.1.2漏極電流與漏極電壓的關(guān)系
2.1.3跨導(dǎo)效率gm/ID
2.2基礎(chǔ)EKV模型
2.2.1基礎(chǔ)EKV方程
2.2.2共源MOS晶體管的基礎(chǔ)EKV模型
2.2.3EKV模型的強(qiáng)、弱反型近似
2.2.4基礎(chǔ)EKV模型中g(shù)m和gm/ID的表達(dá)式
2.2.5從EKV模型中提取參數(shù)
2.3實(shí)際的晶體管
2.3.1實(shí)際漏極電流的特征ID(VGS) 和gm/ID
2.3.2實(shí)際晶體管的漏極飽和電壓VDsat
2.3.3偏置條件對EKV參數(shù)的影響
2.3.4漏極電流特性ID(VDS)
2.3.5輸出電導(dǎo)gds
2.3.6gds/ID之比
2.3.7本征增益
2.3.8MOSFET電容和特征頻率fT
2.4本章小結(jié)
2.5參考文獻(xiàn)
第3章使用gm/ID方法的基本尺寸設(shè)計(jì)
3.1本征增益級的尺寸設(shè)計(jì)
3.1.1電路分析
3.1.2設(shè)計(jì)尺寸時(shí)的考慮因素
3.1.3對于給定的gm/ID設(shè)計(jì)尺寸
3.1.4基本權(quán)衡探索
3.1.5在弱反型下設(shè)計(jì)尺寸
3.1.6使用漏極電流密度設(shè)計(jì)尺寸
3.1.7包含外部電容
3.2實(shí)際共源級
3.2.1有源負(fù)載
3.2.2電阻負(fù)載
3.3差分放大器級
3.4本章小結(jié)
3.5參考文獻(xiàn)
第4章噪聲、失真與失配
4.1電噪聲
4.1.1熱噪聲建模
4.1.2熱噪聲、增益帶寬與供電電流間的權(quán)衡
4.1.3來自有源負(fù)載的熱噪聲
4.1.4閃爍噪聲（1/f噪聲）
4.2非線性失真
4.2.1MOS跨導(dǎo)的非線性
4.2.2MOS差分對的非線性
4.2.3輸出電導(dǎo)
4.3隨機(jī)失配
4.3.1隨機(jī)失配建模
4.3.2失配在電流鏡中的影響
4.3.3失配在差分放大器中的影響
4.4本章小結(jié)
4.5參考文獻(xiàn)
第5章電路應(yīng)用實(shí)例Ⅰ
5.1恒定跨導(dǎo)偏置電路
5.2高擺幅級聯(lián)電流鏡
5.2.1調(diào)整電流鏡器件的大小
5.2.2對共源共柵偏置電路進(jìn)行尺寸設(shè)計(jì)
5.3低壓降穩(wěn)壓器
5.3.1低頻分析
5.3.2高頻分析
5.4射頻低噪聲放大器
5.4.1為低噪聲系數(shù)設(shè)計(jì)尺寸
5.4.2為低噪聲系數(shù)和低失真設(shè)計(jì)尺寸
5.5電荷放大器
5.5.1電路分析
5.5.2假定特征頻率恒定的優(yōu)化
5.5.3假定漏極電流恒定的優(yōu)化
5.5.4假定噪聲和帶寬恒定的優(yōu)化
5.6為工藝邊界進(jìn)行設(shè)計(jì)
5.61偏置的考慮
5.62對于工藝和溫度的工藝評估
5.63可能的設(shè)計(jì)流程
5.7本章小結(jié)
5.8參考文獻(xiàn)
第6章電路應(yīng)用實(shí)例Ⅱ
6.1開關(guān)電容電路的基本OTA
6.1.1小信號電路分析
6.1.2假定噪聲和帶寬恒定的優(yōu)化
6.1.3考慮擺幅的優(yōu)化
6.2用于開關(guān)電容電路的折疊式共源共柵OTA
6.2.1設(shè)計(jì)方程
6.2.2優(yōu)化流程
6.2.3存在壓擺時(shí)的優(yōu)化
6.3用于開關(guān)電容電路的兩級OTA
6.3.1設(shè)計(jì)方程
6.3.2優(yōu)化流程
6.3.3存在壓擺時(shí)的優(yōu)化
6.4簡化設(shè)計(jì)流程
6.4.1折疊共源共柵OTA
6.4.2兩級OTA
6.5開關(guān)尺寸調(diào)整
6.6本章小結(jié)
6.7參考文獻(xiàn)
附錄A EKV參數(shù)提取算法
附錄B 查詢表的生成與使用
附錄C 布局依賴