Xilinx Zynq-7000嵌入式系統(tǒng)設計與實現(xiàn)：基于Arm Cortex-A9雙核處理器和

目 錄
第 章 Zynq - 7000 SoC設計導論\t1
1．1 全可編程片上系統(tǒng)基礎知識\t1
1．1．1 全可編程片上系統(tǒng)的演進\t1
1．1．2 SoC與MCU和CPU的比較\t3
1．1．3 全可編程SoC誕生的背景\t4
1．1．4 可編程SoC系統(tǒng)技術特點\t5
1．1．5 全可編程片上系統(tǒng)中的處理器類型\t5
1．2 Arm架構(gòu)及分類\t6
1．2．1 M - Profile\t7
1．2．2 R - Profile\t9
1．2．3 A - Profile\t10
1．3 Zynq - 7000 SoC功能和結(jié)構(gòu)\t11
1．3．1 Zynq - 7000 SoC產(chǎn)品分類及資源\t12
1．3．2 Zynq - 7000 SoC的功能\t12
1．3．3 Zynq - 7000 SoC處理系統(tǒng)PS的構(gòu)成\t14
1．3．4 Zynq - 7000 SoC可編程邏輯PL的構(gòu)成\t19
1．3．5 Zynq - 7000 SoC內(nèi)的互聯(lián)結(jié)構(gòu)\t20
1．3．6 Zynq - 7000 SoC的供電引腳\t22
1．3．7 Zynq - 7000 SoC內(nèi)MIO到EMIO的連接\t23
1．3．8 Zynq - 7000 SoC內(nèi)為PL分配的信號\t28
1．4 Zynq - 7000 SoC在嵌入式系統(tǒng)中的優(yōu)勢\t30
1．4．1 使用PL實現(xiàn)軟件算法\t30
1．4．2 降低功耗\t32
1．4．3 實時減負\t33
1．4．4 可重配置計算\t34
第 章 AMBA規(guī)范\t35
2．1 AMBA規(guī)范及發(fā)展\t35
2．1．1 AMBA 1\t36
2．1．2 AMBA 2\t36
2．1．3 AMBA 3\t36
2．1．4 AMBA 4\t37
2．1．5 AMBA 5\t38
2．2 AMBA APB規(guī)范\t40
2．2．1 AMBA APB寫傳輸\t40
2．2．2 AMBA APB讀傳輸\t42
2．2．3 AMBA APB錯誤響應\t43
2．2．4 操作狀態(tài)\t44
2．2．5 AMBA 3 APB信號\t44
2．3 AMBA AHB規(guī)范\t45
2．3．1 AMBA AHB結(jié)構(gòu)\t45
2．3．2 AMBA AHB操作\t46
2．3．3 AMBA AHB傳輸類型\t48
2．3．4 AMBA AHB猝發(fā)操作\t50
2．3．5 AMBA AHB傳輸控制信號\t53
2．3．6 AMBA AHB地址譯碼\t54
2．3．7 AMBA AHB從設備傳輸響應\t55
2．3．8 AMBA AHB數(shù)據(jù)總線\t58
2．3．9 AMBA AHB傳輸仲裁\t59
2．3．10 AMBA AHB分割傳輸\t64
2．3．11 AMBA AHB復位\t67
2．3．12 關于AHB數(shù)據(jù)總線的位寬\t67
2．3．13 AMBA AHB接口設備\t68
2．4 AMBA AXI4規(guī)范\t69
2．4．1 AMBA AXI4概述\t69
2．4．2 AMBA AXI4功能\t70
2．4．3 AMBA AXI4互聯(lián)結(jié)構(gòu)\t78
2．4．4 AXI4 - Lite功能\t79
2．4．5 AXI4 - Stream功能\t80
第 章 Zynq - 7000系統(tǒng)公共資源及特性\t83
3．1 時鐘子系統(tǒng)\t83
3．1．1 時鐘子系統(tǒng)架構(gòu)\t83
3．1．2 CPU時鐘域\t84
3．1．3 時鐘編程實例\t86
3．1．4 時鐘子系統(tǒng)內(nèi)的生成電路結(jié)構(gòu)\t87
3．2 復位子系統(tǒng)\t91
3．2．1 復位子系統(tǒng)結(jié)構(gòu)和層次\t92
3．2．2 復位流程\t93
3．2．3 復位的結(jié)果\t94
第 章 Zynq調(diào)試和測試子系統(tǒng)\t95
4．1 JTAG和DAP子系統(tǒng)\t95
4．1．1 JTAG和DAP子系統(tǒng)功能\t97
4．1．2 JTAG和DAP子系統(tǒng)I/O信號\t99
4．1．3 編程模型\t99
4．1．4 Arm DAP控制器\t101
4．1．5 跟蹤端口接口單元（TPIU）\t102
4．1．6 Xilinx TAP控制器\t102
4．2 CoreSight系統(tǒng)結(jié)構(gòu)及功能\t103
4．2．1 CoreSight結(jié)構(gòu)概述\t103
4．2．2 CoreSight系統(tǒng)功能\t104
第 章 Cortex - A9處理器及指令集\t107
5．1 應用處理單元概述\t107
5．1．1 基本功能\t107
5．1．2 系統(tǒng)級視圖\t108
5．2 Cortex - A9處理器結(jié)構(gòu)\t110
5．2．1 處理器模式\t111
5．2．2 寄存器\t113
5．2．3 流水線\t118
5．2．4 分支預測\t118
5．2．5 指令和數(shù)據(jù)對齊\t119
5．2．6 跟蹤和調(diào)試\t121
5．3 Cortex - A9處理器指令集\t122
5．3．1 指令集基礎\t122
5．3．2 數(shù)據(jù)處理操作\t125
5．3．3 存儲器指令\t130
5．3．4 分支\t131
5．3．5 飽和算術\t133
5．3．6 雜項指令\t134
第 章 Cortex - A9片上存儲器系統(tǒng)結(jié)構(gòu)和功能\t138
6．1 L1高速緩存\t138
6．1．1 高速緩存背景\t138
6．1．2 高速緩存的優(yōu)勢和問題\t139
6．1．3 存儲器層次\t140
6．1．4 高速緩存結(jié)構(gòu)\t140
6．1．5 緩存策略\t145
6．1．6 寫和取緩沖區(qū)\t147
6．1．7 緩存性能和命中速度\t147
6．1．8 無效和清除緩存\t147
6．1．9 一致性點和統(tǒng)一性點\t149
6．1．10 Zynq - 7000中Cortex - A9 L1高速緩存的特性\t151
6．2 存儲器順序\t153
6．2．1 普通、設備和強順序存儲器模型\t154
6．2．2 存儲器屬性\t155
6．2．3 存儲器屏障\t155
6．3 存儲器管理單元\t159
6．3．1 MMU功能描述\t160
6．3．2 虛擬存儲器\t161
6．3．3 轉(zhuǎn)換表\t162
6．3．4 頁表入口域的描述\t165
6．3．5 TLB構(gòu)成\t167
6．3．6 存儲器訪問順序\t169
6．4 偵聽控制單元\t170
6．4．1 地址過濾\t171
6．4．2 SCU主設備端口\t171
6．5 L2高速緩存\t171
6．5．1 互斥L2 - L1高速緩存配置\t173
6．5．2 高速緩存替換策略\t174
6．5．3 高速緩存鎖定\t174
6．5．4 使能/禁止L2高速緩存控制器\t176
6．5．5 RAM訪問延遲控制\t176
6．5．6 保存緩沖區(qū)操作\t176
6．5．7 在Cortex - A9和L2控制器之間的優(yōu)化\t177
6．5．8 預取操作\t178
6．5．9 編程模型\t179
6．6 片上存儲器\t180
6．6．1 片上存儲器概述\t180
6．6．2 片上存儲器功能\t181
6．7 系統(tǒng)地址分配\t186
6．7．1 地址映射\t186
6．7．2 系統(tǒng)總線主設備\t188
6．7．3 I/O外設\t188
6．7．4 SMC存儲器\t188
6．7．5 SLCR寄存器\t188
6．7．6 雜項PS寄存器\t189
6．7．7 CPU私有寄存器\t189
第 章 Zynq - 7000 SoC的Vivado基本設計流程\t190
7．1 創(chuàng)建新的工程\t190
7．2 使用IP集成器創(chuàng)建處理器系統(tǒng)\t192
7．3 生成頂層HDL并導出設計到SDK\t197
7．4 創(chuàng)建應用測試程序\t199
7．5 設計驗證\t202
7．5．1 驗證前的硬件平臺準備\t202
7．5．2 設計驗證的具體實現(xiàn)\t203
7．6 SDK調(diào)試工具的使用\t205
7．6．1 打開前面的設計工程\t205
7．6．2 導入工程到SDK\t205
7．6．3 建立新的存儲器測試工程\t205
7．6．4 運行存儲器測試工程\t206
7．6．5 調(diào)試存儲器測試工程\t207
7．7 SDK性能分析工具\t209
第 章 Arm GPIO的原理和控制實現(xiàn)\t213
8．1 GPIO模塊原理\t213
8．1．1 GPIO接口及功能\t214
8．1．2 GPIO編程流程\t217
8．1．3 I/O接口\t218
8．1．4 部分寄存器說明\t218
8．1．5 底層讀/寫函數(shù)說明\t220
8．1．6 GPIO的API函數(shù)說明\t220
8．2 Vivado環(huán)境下MIO讀/寫控制的實現(xiàn)\t221
8．2．1 調(diào)用底層讀/寫函數(shù)編寫GPIO應用程序\t221
8．2．2 調(diào)用API函數(shù)編寫控制GPIO應用程序\t224
8．3 Vivado環(huán)境下EMIO讀/寫控制的實現(xiàn)\t226
8．3．1 調(diào)用底層讀/寫函數(shù)編寫GPIO應用程序\t227
8．3．2 調(diào)用API函數(shù)編寫控制GPIO應用程序\t232
第 章 Cortex - A9異常與中斷原理及實現(xiàn)\t236
9．1 異常原理\t236
9．1．1 異常類型\t237
9．1．2 異常處理\t241
9．1．3 其他異常句柄\t242
9．1．4 Linux異常程序流\t243
9．2 中斷原理\t244
9．2．1 外部中斷請求\t244
9．2．2 Zynq - 7000 SoC內(nèi)的中斷環(huán)境\t247
9．2．3 中斷控制器的功能\t248
9．3 Vivado環(huán)境下中斷系統(tǒng)的實現(xiàn)\t252
9．3．1 Cortex - A9處理器中斷及異常初始化流程\t252
9．3．2 Cortex - A9 GPIO控制器初始化流程\t252
9．3．3 導出硬件設計到SDK\t253
9．3．4 創(chuàng)建新的應用工程\t253
9．3．5 運行應用工程\t256
第 章 Cortex - A9定時器原理及實現(xiàn)\t257
10．1 定時器系統(tǒng)架構(gòu)\t257
10．1．1 CPU私有定時器和看門狗定時器\t257
10．1．2 全局定時器/計數(shù)器\t258
10．1．3 系統(tǒng)級看門狗定時器\t259
10．1．4 3重定時器/計數(shù)器\t261
10．1．5 I/O信號\t264
10．2 Vivado環(huán)境下定時器的控制實現(xiàn)\t264
10．2．1 打開前面的設計工程\t265
10．2．2 創(chuàng)建SDK軟件工程\t265
10．2．3 運行軟件應用工程\t267
第 章 Cortex - A9 DMA控制器原理及實現(xiàn)\t268
11．1 DMA控制器架構(gòu)\t268
11．2 DMA控制器功能\t271
11．2．1 考慮AXI交易的因素\t272
11．2．2 DMA管理器\t273
11．2．3 多通道數(shù)據(jù)FIFO（MFIFO）\t274
11．2．4 存儲器―存儲器交易\t274
11．2．5 PL外設AXI交易\t274
11．2．6 PL外設請求接口\t275
11．2．7 PL外設長度管理\t276
11．2．8 DMAC長度管理\t277
11．2．9 事件和中斷\t278
11．2．10 異常終止\t278
11．2．11 安全性\t280
11．2．12 IP配置選項\t282
11．3 DMA控制器編程指南\t282
11．3．1 啟動控制器\t282
11．3．2 執(zhí)行DMA傳輸\t282
11．3．3 中斷服務例程\t282
11．3．4 寄存器描述\t283
11．4 DMA引擎編程指南\t284
11．4．1 寫微代碼編程用于AXI交易的CCRx\t284
11．4．2 存儲器到存儲器傳輸\t284
11．4．3 PL外設DMA傳輸長度管理\t287
11．4．4 使用一個事件重新啟動DMA通道\t289
11．4．5 中斷一個處理器\t289
11．4．6 指令集參考\t290
11．5 編程限制\t291
11．6 系統(tǒng)功能之控制器復位配置\t292
11．7 I/O接口\t293
11．7．1 AXI主接口\t293
11．7．2 外設請求接口\t293
11．8 Vivado環(huán)境下DMA傳輸?shù)膶崿F(xiàn)\t294
11．8．1 DMA控制器初始化流程\t295
11．8．2 中斷控制器初始化流程\t295
11．8．3 中斷服務句柄處理流程\t296
11．8．4 導出硬件設計到SDK\t296
11．8．5 創(chuàng)建新的應用工程\t297
11．8．6 運行軟件應用工程\t303
第 章 Cortex - A9安全性擴展\t305
12．1 TrustZone硬件架構(gòu)\t305
12．1．1 多核系統(tǒng)的安全性擴展\t307
12．1．2 普通世界和安全世界的交互\t307
12．2 Zynq - 7000 APU內(nèi)的TrustZone\t308
12．2．1 CPU安全過渡\t309
12．2．2 CP15寄存器訪問控制\t310
12．2．3 MMU安全性\t310
12．2．4 L1緩存安全性\t311
12．2．5 安全異?？刂芢t311
12．2．6 CPU調(diào)試TrustZone訪問控制\t311
12．2．7 SCU寄存器訪問控制\t312
12．2．8 L2緩存中的TrustZone支持\t312
第 章 Cortex - A9 NEON原理及實現(xiàn)\t313
13．1 SIMD\t313
13．2 NEON架構(gòu)\t315
13．2．1 與VFP的共性\t315
13．2．2 數(shù)據(jù)類型\t316
13．2．3 NEON寄存器\t316
13．2．4 NEON指令集\t318
13．3 NEON C編譯器和匯編器\t319
13．3．1 向量化\t319
13．3．2 檢測NEON\t319
13．4 NEON優(yōu)化庫\t320
13．5 SDK工具提供的優(yōu)化選項\t321
13．6 使用NEON內(nèi)聯(lián)函數(shù)\t324
13．6．1 NEON數(shù)據(jù)類型\t325
13．6．2 NEON內(nèi)聯(lián)函數(shù)\t325
13．7 優(yōu)化NEON匯編器代碼\t327
13．8 提高存儲器訪問效率\t328
13．9 自動向量化實現(xiàn)\t329
13．9．1 導出硬件設計到SDK\t329
13．9．2 創(chuàng)建新的應用工程\t330
13．9．3 運行軟件應用工程\t331
13．10 NEON匯編代碼實現(xiàn)\t331
13．10．1 導出硬件設計到SDK\t331
13．10．2 創(chuàng)建新的應用工程\t332
13．10．3 運行軟件應用工程\t333
第 章 Cortex - A9外設模塊結(jié)構(gòu)及功能\t334
14．1 DDR存儲器控制器\t334
14．1．1 DDR存儲器控制器接口及功能\t335
14．1．2 AXI存儲器接口\t337
14．1．3 DDR核和交易調(diào)度器\t338
14．1．4 DDRC仲裁\t338
14．1．5 DDR存儲器控制器PHY\t340
14．1．6 DDR初始化和標定\t340
14．1．7 糾錯碼\t341
14．2 靜態(tài)存儲器控制器\t342
14．2．1 靜態(tài)存儲器控制器接口及功能\t343
14．2．2 靜態(tài)存儲器控制器和存儲器的信號連接\t344
14．3 四 - SPI Flash控制器\t345
14．3．1 四 - SPI Flash控制器功能\t347
14．3．2 四 - SPI Flash控制器反饋時鐘\t349
14．3．3 四 - SPI Flash控制器接口\t349
14．4 SD/SDIO外設控制器\t351
14．4．1 SD/SDIO控制器功能\t352
14．4．2 SD/SDIO控制器傳輸協(xié)議\t353
14．4．3 SD/SDIO控制器端口信號連接\t356
14．5 USB主機、設備和OTG控制器\t356
14．5．1 USB控制器接口及功能\t358
14．5．2 USB主機操作模式\t361
14．5．3 USB設備操作模式\t363
14．5．4 USB OTG操作模式\t365
14．6 吉比特以太網(wǎng)控制器\t365
14．6．1 吉比特以太網(wǎng)控制器接口及功能\t367
14．6．2 吉比特以太網(wǎng)控制器接口編程向?qū)t368
14．6．3 吉比特以太網(wǎng)控制器接口信號連接\t372
14．7 SPI控制器\t373
14．7．1 SPI控制器的接口及功能\t374
14．7．2 SPI控制器時鐘設置規(guī)則\t376
14．8 CAN控制器\t376
14．8．1 CAN控制器接口及功能\t377
14．8．2 CAN控制器操作模式\t379
14．8．3 CAN控制器消息保存\t380
14．8．4 CAN控制器接收過濾器\t381
14．8．5 CAN控制器編程模型\t382
14．9 UART控制器\t383
14．10 I2C控制器\t387
14．10．1 I2C速度控制邏輯\t388
14．10．2 I2C控制器的功能和工作模式\t388
14．11 XADC轉(zhuǎn)換器接口\t390
14．11．1 XADC轉(zhuǎn)換器接口及功能\t391
14．11．2 XADC命令格式\t392
14．11．3 供電傳感器報警\t392
14．12 PCI - E接口\t393
第 章 Zynq - 7000內(nèi)的可編程邏輯資源\t395
15．1 可編程邏輯資源概述\t395
15．2 可編程邏輯資源功能\t396
15．2．1 CLB、Slice和LUT\t396
15．2．2 時鐘管理\t396
15．2．3 塊RAM\t398
15．2．4 數(shù)字信號處理 - DSP Slice\t398
15．2．5 輸入/輸出\t399
15．2．6 低功耗串行收發(fā)器\t400
15．2．7 PCI - E模塊\t401
15．2．8 XADC（模擬 - 數(shù)字轉(zhuǎn)換器）\t402
15．2．9 配置\t402
第 章 Zynq - 7000內(nèi)的互聯(lián)結(jié)構(gòu)\t404
16．1 系統(tǒng)互聯(lián)架構(gòu)\t404
16．1．1 互聯(lián)模塊及功能\t404
16．1．2 數(shù)據(jù)路徑\t406
16．1．3 時鐘域\t407
16．1．4 連接性\t408
16．1．5 AXI ID\t409
16．1．6 寄存器概述\t409
16．2 服務質(zhì)量\t410
16．2．1 基本仲裁\t410
16．2．2 高級QoS\t410
16．2．3 DDR端口仲裁\t411
16．3 AXI_HP接口\t411
16．3．1 AXI_HP接口結(jié)構(gòu)及特點\t411
16．3．2 接口數(shù)據(jù)寬度\t415
16．3．3 交易類型\t416
16．3．4 命令交替和重新排序\t416
16．3．5 性能優(yōu)化總結(jié)\t416
16．4 AXI_ACP接口\t417
16．5 AXI_GP接口\t418
16．6 AXI信號總結(jié)\t418
16．7 PL接口選擇\t422
16．7．1 使用通用主設備端口的Cortex - A9\t423
16．7．2 通過通用主設備的PS DMA控制器（DMAC）\t423
16．7．3 通過高性能接口的PL DMA\t426
16．7．4 通過AXI ACP的PL DMA\t426
16．7．5 通過通用AXI從（GP）的PL DMA\t426
第 章 Zynq - 7000 SoC內(nèi)定制簡單AXI - Lite IP\t429
17．1 設計原理\t429
17．2 定制AXI - Lite IP\t429
17．2．1 創(chuàng)建定制IP模板\t429
17．2．2 修改定制IP設計模板\t432
17．2．3 使用IP封裝器封裝外設\t436
17．3 打開并添加IP到設計中\(zhòng)t440
17．3．1 打開工程和修改設置\t440
17．3．2 添加定制IP到設計\t442
17．3．3 添加XDC約束文件\t445
17．4 導出硬件到SDK\t446
17．5 建立和驗證軟件應用工程\t446
17．5．1 建立應用工程\t447
17．5．2 下載硬件比特流文件到FPGA\t449
17．5．3 運行應用工程\t450
第 章 Zynq - 7000 SoC內(nèi)定制復雜AXI Lite IP\t451
18．1 設計原理\t451
18．1．1 VGA IP核的設計原理\t451
18．1．2 移位寄存器IP核的設計原理\t453
18．2 定制VGA IP核\t454
18．2．1 創(chuàng)建定制VGA IP模板\t454
18．2．2 修改定制VGA IP模板\t455
18．2．3 使用IP封裝器封裝VGA IP\t459
18．3 定制移位寄存器IP核\t460
18．3．1 創(chuàng)建定制SHIFTER IP模板\t460
18．3．2 修改定制SHIFTER IP模板\t462
18．3．3 使用IP封裝器封裝SHIFTER IP\t463
18．4 打開并添加IP到設計中\(zhòng)t464
18．4．1 打開工程和修改設置\t464
18．4．2 添加定制IP到設計\t466
18．4．3 添加XDC約束文件\t470
18．5 導出硬件到SDK\t471
18．6 建立和驗證軟件工程\t472
18．6．1 建立應用工程\t472
18．6．2 下載硬件比特流文件到FPGA\t476
18．6．3 運行應用工程\t477
第 章 Zynq - 7000 AXI HP數(shù)據(jù)傳輸原理及實現(xiàn)\t478
19．1 設計原理\t478
19．2 構(gòu)建硬件系統(tǒng)\t479
19．2．1 打開工程和修改設置\t479
19．2．2 添加并連接AXI DMA IP核\t480
19．2．3 添加并連接FIFO IP核\t482
19．2．4 連接DMA中斷到PS\t485
19．2．5 驗證和建立設計\t487
19．3 建立和驗證軟件工程\t487
19．3．1 導出硬件到SDK\t488
19．3．2 創(chuàng)建軟件應用工程\t488
19．3．3 下載硬件比特流文件到FPGA\t497
19．3．4 運行應用工程\t497
第 章 Zynq - 7000 ACP數(shù)據(jù)傳輸原理及實現(xiàn)\t499
20．1 設計原理\t499
20．2 打開前面的設計工程\t499
20．3 配置PS端口\t499
20．4 添加并連接IP到設計\t500
20．4．1 添加IP到設計\t501
20．4．2 系統(tǒng)連接\t501
20．4．3 分配地址空間\t502
20．5 使用SDK設計和實現(xiàn)應用工程\t504
20．5．1 創(chuàng)建新的軟件應用工程\t504
20．5．2 導入應用程序\t504
20．5．3 下載硬件比特流文件到FPGA\t507
20．5．4 運行應用工程\t508
第 章 Zynq - 7000軟件和硬件協(xié)同調(diào)試原理及實現(xiàn)\t509
21．1 設計目標\t509
21．2 ILA核原理\t510
21．2．1 ILA觸發(fā)器輸入邏輯\t510
21．2．2 多觸發(fā)器端口的使用\t510
21．2．3 使用觸發(fā)器和存儲限制條件\t510
21．2．4 ILA觸發(fā)器輸出邏輯\t512
21．2．5 ILA數(shù)據(jù)捕獲邏輯\t512
21．2．6 ILA控制與狀態(tài)邏輯\t513
21．3 VIO核原理\t513
21．4 構(gòu)建協(xié)同調(diào)試硬件系統(tǒng)\t514
21．4．1 打開前面的設計工程\t514
21．4．2 添加定制IP\t514
21．4．3 添加ILA和VIO核\t515
21．4．4 標記和分配調(diào)試網(wǎng)絡\t516
21．5 生成軟件工程\t518
21．6 S/H協(xié)同調(diào)試\t520
第 章 Zynq - 7000 SoC啟動和配置原理及實現(xiàn)\t527
22．1 Zynq - 7000 SoC啟動過程\t527
22．2 Zynq - 7000 SoC啟動要求\t527
22．2．1 供電要求\t528
22．2．2 時鐘要求\t528
22．2．3 復位要求\t528
22．2．4 模式引腳\t528
22．3 Zynq - 7000 SoC內(nèi)的BootROM\t530
22．3．1 BootROM特性\t530
22．3．2 BootROM頭部\t531
22．3．3 啟動設備\t535
22．3．4 BootROM多啟動和啟動分區(qū)查找\t538
22．3．5 調(diào)試狀態(tài)\t539
22．3．6 BootROM后狀態(tài)\t540
22．4 Zynq - 7000 SoC器件配置接口\t543
22．4．1 描述功能\t544
22．4．2 器件配置流程\t545
22．4．3 配置PL\t549
22．4．4 寄存器概述\t550
22．5 生成SD卡鏡像文件并啟動\t551
22．5．1 SD卡與XC7Z020接口設計\t551
22．5．2 打開前面的設計工程\t552
22．5．3 創(chuàng)建第一級啟動引導\t553
22．5．4 創(chuàng)建SD卡啟動鏡像\t553
22．5．5 從SD卡啟動引導系統(tǒng)\t555
22．6 生成QSPI Flash鏡像并啟動\t556
22．6．1 QSPI Flash接口\t556
22．6．2 創(chuàng)建QSPI Flash鏡像\t557
22．6．3 從QSPI Flash啟動引導系統(tǒng)\t558
22．7 Cortex - A9雙核系統(tǒng)的配置和運行\(zhòng)t558
22．7．1 構(gòu)建雙核硬件系統(tǒng)工程\t558
22．7．2 添加并互聯(lián)IP核\t559
22．7．3 導出硬件設計到SDK中\(zhòng)t561
22．7．4 設置板級包支持路徑\t561
22．7．5 建立FSBL應用工程\t562
22．7．6 建立CPU0應用工程\t562
22．7．7 建立CPU1板級支持包\t566
22．7．8 建立CPU1應用工程\t566
22．7．9 創(chuàng)建SD卡鏡像文件\t570
22．7．10 雙核系統(tǒng)運行和測試\t571
22．7．11 雙核系統(tǒng)的調(diào)試\t571
第 章 Zynq - 7000 SoC內(nèi)XADC原理及實現(xiàn)\t574
23．1 ADC轉(zhuǎn)換器接口結(jié)構(gòu)\t574
23．2 ADC轉(zhuǎn)換器功能\t575
23．2．1 XADC的命令格式\t576
23．2．3 供電傳感器報警\t576
23．3 XADC IP核結(jié)構(gòu)及信號\t577
23．4 開發(fā)平臺上的XADC接口\t578
23．5 在Zynq - 7000 SoC內(nèi)構(gòu)建數(shù)模混合系統(tǒng)\t579
23．5．1 打開前面的設計工程\t579
23．5．2 配置PS端口\t579
23．5．3 添加并連接XADC IP到設計\t580
23．5．4 查看地址空間\t582
23．5．5 添加用戶約束文件\t583
23．5．6 設計處理\t583
23．6 使用SDK設計和實現(xiàn)應用工程\t584
23．6．1 生成新的應用工程\t584
23．6．2 導入應用程序\t585
23．6．3 下載硬件比特流文件到FPGA\t591
23．6．4 運行應用工程\t591
第 章 Linux開發(fā)環(huán)境的構(gòu)建\t592
24．1 構(gòu)建虛擬機環(huán)境\t592
24．2 安裝和啟動Ubuntu 14．04客戶機操作系統(tǒng)\t595
24．2．1 新添加兩個磁盤\t595
24．2．2 設置CD/DVD（SATA）\t596
24．2．3 安裝Ubuntu 14．04\t597
24．2．4 更改Ubuntu 14．04操作系統(tǒng)啟動設備\t600
24．2．5 啟動Ubuntu 14．04操作系統(tǒng)\t600
24．2．6 添加搜索鏈接資源\t600
24．3 安裝FTP工具\t601
24．3．1 Windows操作系統(tǒng)下LeapFTP安裝\t601
24．3．2 Ubuntu操作系統(tǒng)環(huán)境下FTP安裝\t602
24．4 安裝和啟動SSH和GIT組件\t603
24．4．1 安裝和啟動SSH組件\t603
24．4．2 安裝和啟動GIT組件\t604
24．5 安裝交叉編譯器環(huán)境\t604
24．5．1 安裝32位支持工具包\t604
24．5．2 安裝和設置SDK 2015．4工具\t605
24．6 安裝和配置Qt集成開發(fā)工具\t606
24．6．1 Qt集成開發(fā)工具功能\t606
24．6．2 構(gòu)建PC平臺Qt環(huán)境\t607
24．6．3 構(gòu)建Arm平臺Qt環(huán)境\t613
第 章 構(gòu)建Zynq - 7000 SoC內(nèi)Ubuntu硬件運行環(huán)境\t622
25．1 建立新的設計工程\t622
25．2 添加IP核路徑\t623
25．3 構(gòu)建硬件系統(tǒng)\t623
25．3．1 添加和配置ZYNQ7 IP\t624
25．3．2 添加和配置VDMA IP核\t625
25．3．3 添加和配置AXI Display Controller IP核\t626
25．3．4 添加和配置HDMI Transmitter IP核\t627
25．3．5 添加和配置VGA IP核\t627
25．3．6 連接用戶自定義IP核\t627
25．3．7 添加和配置Processor System Reset IP核\t630
25．3．8 連接系統(tǒng)剩余部分\t630
25．4 添加設計約束文件\t632
25．5 導出硬件文件\t633
第 章 構(gòu)建Zynq - 7000 SoC內(nèi)Ubuntu軟件運行環(huán)境\t635
26．1 u - boot原理及實現(xiàn)\t635
26．1．1 下載u - boot源碼\t635
26．1．2 u - boot文件結(jié)構(gòu)\t636
26．1．3 u - boot工作模式\t637
26．1．4 u - boot啟動過程\t637
26．1．5 編譯u - boot\t650
26．1．6 鏈接腳本文件結(jié)構(gòu)\t652
26．2 內(nèi)核結(jié)構(gòu)及編譯\t654
26．2．1 內(nèi)核結(jié)構(gòu)\t654
26．2．2 下載Linux內(nèi)核源碼\t655
26．2．3 內(nèi)核版本\t655
26．2．4 內(nèi)核系統(tǒng)配置\t655
26．2．5 Bootloader 啟動過程\t658
26．2．6 Linux內(nèi)核啟動過程\t660
26．2．7 編譯內(nèi)核\t662
26．3 設備樹原理及實現(xiàn)\t662
26．3．1 設備樹概述\t662
26．3．2 設備樹數(shù)據(jù)格式\t663
26．3．3 設備樹的編譯\t664
26．4 文件系統(tǒng)原理及下載\t664
26．5 生成Ubuntu啟動鏡像\t665
26．5．1 生成FSBL文件\t666
26．5．2 生成BOOT．bin啟動文件\t666
26．5．3 制作SD卡\t668
26．5．4 復制BOOT． bin文件\t670
26．5．5 復制編譯后的內(nèi)核文件\t670
26．5．6 復制編譯后的設備樹文件\t671
26．5．7 復制文件系統(tǒng)\t671
26．6 啟動Ubuntu操作系統(tǒng)\t672
第 章 Linux環(huán)境下簡單字符設備驅(qū)動程序的開發(fā)\t674
27．1 驅(qū)動程序的必要性\t674
27．2 Linux操作系統(tǒng)下的設備文件類型\t675
27．3 Linux驅(qū)動的開發(fā)流程\t676
27．4 驅(qū)動程序的結(jié)構(gòu)框架\t676
27．4．1 加載和卸載函數(shù)模塊\t676
27．4．2 字符設備中重要的數(shù)據(jù)結(jié)構(gòu)和函數(shù)\t677
27．5 編寫makefile文件\t683
27．6 編譯驅(qū)動程序\t684
27．7 編寫測試程序\t685
27．8 運行測試程序\t686
第 章 Linux環(huán)境下包含中斷機制驅(qū)動程序的開發(fā)\t688
28．1 設計原理\t688
28．2 編寫包含中斷處理的驅(qū)動代碼\t688
28．2．1 驅(qū)動程序頭文件\t688
28．2．2 驅(qū)動的加載和卸載函數(shù)\t689
28．2．3 file_operations初始化\t691
28．3 編寫makefile文件\t691
28．4 編譯驅(qū)動程序\t692
28．5 測試驅(qū)動程序\t693
第 章 Linux環(huán)境下圖像處理系統(tǒng)的構(gòu)建\t694
29．1 系統(tǒng)整體架構(gòu)和功能\t694
29．2 OV5640攝像頭性能\t695
29．2．1 攝像頭捕獲模塊的硬件\t696
29．2．2 SCCB接口規(guī)范\t696
29．2．3 寫攝像頭模組寄存器操作\t697
29．2．4 讀攝像頭模組寄存器操作\t698
29．2．5 攝像頭初始化流程\t700
29．3 Vivado HLS實現(xiàn)拉普拉斯算子濾波算法的設計\t701
29．3．1 Vivado HLS工具的性能和優(yōu)勢\t701
29．3．2 拉普拉斯算法與HDL之間的映射\t703
29．4 圖像處理系統(tǒng)的整體構(gòu)建\t706
29．5 圖像處理系統(tǒng)軟件的設計\t708
29．5．1 Ubuntu桌面系統(tǒng)的構(gòu)建\t708
29．5．2 Qt圖像處理程序的開發(fā)\t708
29．6 嵌入式圖像處理系統(tǒng)測試\t710
第 章 Zynq-7000 SoC上構(gòu)建和實現(xiàn)Python應用\t712
30．1 設計所需的硬件環(huán)境\t712
30．2 構(gòu)建PetaLinux開發(fā)環(huán)境\t712
30．2．1 PetaLinx開發(fā)環(huán)境概述\t712
30．2．2 安裝32位庫\t714
30．2．3 安裝并測試tftp服務器\t714
30．2．4 下載并安裝PetaLinux\t715
30．3 構(gòu)建嵌入式系統(tǒng)硬件\t717
30．3．1 下載并安裝Vivado 2018．2集成開發(fā)環(huán)境\t717
30．3．2 添加板級支持包文件\t717
30．3．3 建立新的Vivado工程\t717
30．3．4 構(gòu)建硬件系統(tǒng)\t718
30．4 構(gòu)建嵌入式Python開發(fā)環(huán)境\t721
30．5 構(gòu)建PC端Python開發(fā)環(huán)境\t723
30．6 服務器和客戶端Python的開發(fā)\t724
30．6．1 服務器端Python的開發(fā)\t725
30．6．2 客戶端Python的開發(fā)\t726
30．7 設計驗證\t728
30．7．1 啟動服務器程序\t728
30．7．2 啟動客戶端程序\t729