數(shù)字調(diào)制解調(diào)技術(shù)的MATLAB與FPGA實(shí)現(xiàn)：Altera/Verilog版（第2版）

第1章　數(shù)字通信及FPGA概述\t（1）
1．1　數(shù)字通信系統(tǒng)概述\t（1）
1．1．1　數(shù)字通信的一般處理流程\t（1）
1．1．2　本書討論的通信系統(tǒng)模型\t（3）
1．1．3　數(shù)字通信的特點(diǎn)及優(yōu)勢(shì)\t（4）
1．1．4　數(shù)字通信的發(fā)展概述\t（6）
1．2　數(shù)字通信中的幾個(gè)基本概念\t（7）
1．2．1　與頻譜相關(guān)的概念\t（7）
1．2．2　帶寬的定義\t（10）
1．2．3　采樣與頻譜搬移\t（13）
1．2．4　噪聲與信噪比\t（17）
1．3　FPGA的基礎(chǔ)知識(shí)\t（18）
1．3．1　從晶體管到FPGA\t（18）
1．3．2　FPGA的發(fā)展趨勢(shì)\t（21）
1．3．3　FPGA的組成結(jié)構(gòu)\t（22）
1．3．4　FPGA的工作原理\t（27）
1．4　FPGA與其他處理平臺(tái)的比較\t（29）
1．4．1　ASIC、DSP及ARM的特點(diǎn)\t（29）
1．4．2　FPGA的特點(diǎn)及優(yōu)勢(shì)\t（30）
1．5　Altera公司FPGA簡(jiǎn)介\t（31）
1．6　FPGA開發(fā)板CRD500\t（33）
1．6．1　CRD500簡(jiǎn)介\t（33）
1．6．2　CRD500典型應(yīng)用\t（35）
1．7　小結(jié)\t（36）
參考文獻(xiàn)\t（36）
第2章　設(shè)計(jì)語言及環(huán)境介紹\t（38）
2．1　HDL簡(jiǎn)介\t（38）
2．1．1　HDL的特點(diǎn)及優(yōu)勢(shì)\t（38）
2．1．2　選擇VHDL還是Verilog HDL\t（39）
2．2　Verilog HDL基礎(chǔ)\t（40）
2．2．1　Verilog HDL的特點(diǎn)\t（40）
2．2．2　Verilog HDL程序結(jié)構(gòu)\t（41）
2．3　FPGA開發(fā)工具及設(shè)計(jì)流程\t（43）
2．3．1　Quartus II開發(fā)軟件\t（43）
2．3．2　ModelSim仿真軟件\t（46）
2．3．3　FPGA設(shè)計(jì)流程\t（48）
2．4　MATLAB軟件\t（50）
2．4．1　MATLAB簡(jiǎn)介、工作界面和優(yōu)勢(shì)\t（50）
2．4．2　MATLAB中常用的信號(hào)處理函數(shù)\t（53）
2．5　MATLAB與Quartus II的數(shù)據(jù)交換\t（60）
2．6　小結(jié)\t（60）
參考文獻(xiàn)\t（61）
第3章　FPGA實(shí)現(xiàn)數(shù)字信號(hào)處理基礎(chǔ)\t（62）
3．1　FPGA中數(shù)的表示\t（62）
3．1．1　萊布尼茲與二進(jìn)制\t（62）
3．1．2　定點(diǎn)數(shù)表示\t（63）
3．1．3　浮點(diǎn)數(shù)表示\t（64）
3．2　FPGA中數(shù)的運(yùn)算\t（67）
3．2．1　加、減法運(yùn)算\t（67）
3．2．2　乘法運(yùn)算\t（70）
3．2．3　除法運(yùn)算\t（71）
3．2．4　有效數(shù)據(jù)位的計(jì)算\t（71）
3．3　有限字長(zhǎng)效應(yīng)\t（74）
3．3．1　有限字長(zhǎng)效應(yīng)的產(chǎn)生原因\t（74）
3．3．2　A/D轉(zhuǎn)換的有限字長(zhǎng)效應(yīng)\t（75）
3．3．3　系統(tǒng)運(yùn)算中的有限字長(zhǎng)效應(yīng)\t（76）
3．4　FPGA中的常用處理模塊\t（78）
3．4．1　加法器模塊\t（78）
3．4．2　乘法器模塊\t（80）
3．4．3　除法器模塊\t（82）
3．4．4　浮點(diǎn)數(shù)運(yùn)算模塊\t（83）
3．5　小結(jié)\t（84）
參考文獻(xiàn)\t（85）
第4章　濾波器的MATLAB與FPGA實(shí)現(xiàn)\t（86）
4．1　濾波器概述\t（86）
4．1．1　濾波器的分類\t（86）
4．1．2　濾波器的特征參數(shù)\t（88）
4．2　FIR濾波器與IIR濾波器的原理\t（89）
4．2．1　FIR濾波器原理\t（89）
4．2．2　IIR濾波器原理\t（90）
4．2．3　IIR濾波器與FIR濾波器的比較\t（90）
4．3　FIR濾波器的MATLAB設(shè)計(jì)\t（91）
4．3．1　利用fir1函數(shù)設(shè)計(jì)FIR濾波器\t（91）
4．3．2　利用kaiserord函數(shù)設(shè)計(jì)FIR濾波器\t（94）
4．3．3　利用fir2函數(shù)設(shè)計(jì)FIR濾波器\t（94）
4．3．4　利用firpm函數(shù)設(shè)計(jì)FIR濾波器\t（96）
4．4　IIR濾波器的MATLAB設(shè)計(jì)\t（98）
4．4．1　利用butter函數(shù)設(shè)計(jì)IIR濾波器\t（98）
4．4．2　利用cheby1函數(shù)設(shè)計(jì)IIR濾波器\t（99）
4．4．3　利用cheby2函數(shù)設(shè)計(jì)IIR濾波器\t（100）
4．4．4　利用ellip函數(shù)設(shè)計(jì)IIR濾波器\t（100）
4．4．5　利用yulewalk函數(shù)設(shè)計(jì)IIR濾波器\t（101）
4．4．6　幾種濾波器設(shè)計(jì)函數(shù)的比較\t（101）
4．5　FIR濾波器的FPGA實(shí)現(xiàn)\t（103）
4．5．1　FIR濾波器的實(shí)現(xiàn)結(jié)構(gòu)\t（103）
4．5．2　采用IP核實(shí)現(xiàn)FIR濾波器\t（107）
4．5．3　MATLAB仿真測(cè)試數(shù)據(jù)\t（112）
4．5．4　仿真測(cè)試Verilog HDL的設(shè)計(jì)\t（114）
4．5．5　FPGA實(shí)現(xiàn)后的仿真測(cè)試\t（116）
4．6　IIR濾波器的FPGA實(shí)現(xiàn)\t（118）
4．6．1　IIR濾波器的結(jié)構(gòu)形式\t（118）
4．6．2　級(jí)聯(lián)型結(jié)構(gòu)IIR濾波器的系數(shù)量化\t（120）
4．6．3　級(jí)聯(lián)型結(jié)構(gòu)IIR濾波器的FPGA實(shí)現(xiàn)\t（124）
4．6．4　FPGA實(shí)現(xiàn)后的仿真測(cè)試\t（127）
4．7　IIR濾波器的板載測(cè)試\t（128）
4．7．1　硬件接口電路\t（128）
4．7．2　板載測(cè)試程序\t（129）
4．7．3　板載測(cè)試驗(yàn)證\t（131）
4．8　小結(jié)\t（132）
參考文獻(xiàn)\t（132）
第5章　ASK調(diào)制解調(diào)技術(shù)的FPGA實(shí)現(xiàn)\t（134）
5．1　ASK調(diào)制解調(diào)原理\t（134）
5．1．1　ASK信號(hào)的產(chǎn)生\t（134）
5．1．2　ASK信號(hào)的解調(diào)\t（136）
5．1．3　ASK解調(diào)的性能\t（137）
5．1．4　多進(jìn)制振幅調(diào)制\t（138）
5．2　ASK信號(hào)的MATLAB仿真\t（138）
5．3　ASK信號(hào)的FPGA實(shí)現(xiàn)\t（141）
5．3．1　FPGA實(shí)現(xiàn)模型及參數(shù)說明\t（141）
5．3．2　ASK信號(hào)的Verilog HDL設(shè)計(jì)\t（143）
5．3．3　FPGA實(shí)現(xiàn)ASK信號(hào)后的仿真測(cè)試\t（144）
5．4　非相干解調(diào)法的MATLAB仿真\t（146）
5．5　非相干解調(diào)法的FPGA實(shí)現(xiàn)\t（148）
5．5．1　非相干解調(diào)法的FPGA實(shí)現(xiàn)模型及參數(shù)說明\t（148）
5．5．2　非相干解調(diào)法的Verilog HDL設(shè)計(jì)\t（148）
5．5．3　FPGA實(shí)現(xiàn)非相干解調(diào)法后的仿真測(cè)試\t（150）
5．6　符號(hào)判決門限的FPGA實(shí)現(xiàn)\t（151）
5．6．1　確定ASK解調(diào)信號(hào)的判決門限\t（152）
5．6．2　判決門限模塊的Verilog HDL實(shí)現(xiàn)\t（152）
5．6．3　FPGA實(shí)現(xiàn)判決門限模塊后的仿真測(cè)試\t（154）
5．7　位同步技術(shù)的FPGA實(shí)現(xiàn)\t（154）
5．7．1　位同步技術(shù)的工作原理\t（154）
5．7．2　位同步模塊的Verilog HDL實(shí)現(xiàn)\t（157）
5．7．3　雙相時(shí)鐘信號(hào)的Verilog HDL實(shí)現(xiàn)\t（159）
5．7．4　微分鑒相模塊的Verilog HDL實(shí)現(xiàn)\t（160）
5．7．5　單穩(wěn)態(tài)觸發(fā)器的Verilog HDL實(shí)現(xiàn)\t（162）
5．7．6　控制分頻模塊的Verilog HDL實(shí)現(xiàn)\t（164）
5．7．7　FPGA實(shí)現(xiàn)及仿真測(cè)試\t（165）
5．8　ASK信號(hào)解調(diào)系統(tǒng)的FPGA實(shí)現(xiàn)及仿真\t（166）
5．8．1　解調(diào)系統(tǒng)的Verilog HDL實(shí)現(xiàn)\t（166）
5．8．2　完整系統(tǒng)的仿真測(cè)試\t（168）
5．9　ASK調(diào)制解調(diào)系統(tǒng)的板載測(cè)試\t（171）
5．9．1　硬件接口電路\t（171）
5．9．2　板載測(cè)試程序\t（171）
5．9．3　板載測(cè)試驗(yàn)證\t（174）
5．10　小結(jié)\t（175）
參考文獻(xiàn)\t（176）
第6章　FSK調(diào)制解調(diào)技術(shù)的FPGA實(shí)現(xiàn)\t（177）
6．1　FSK調(diào)制解調(diào)原理\t（177）
6．1．1　2FSK信號(hào)的時(shí)域表示\t（177）
6．1．2　相關(guān)系數(shù)與頻譜特性\t（178）
6．1．3　非相干解調(diào)法的原理\t（180）
6．1．4　相干解調(diào)法原理\t（182）
6．1．5　解調(diào)方法的應(yīng)用條件分析\t（183）
6．2　2FSK信號(hào)的MATLAB仿真\t（184）
6．2．1　不同調(diào)制指數(shù)的2FSK信號(hào)仿真\t（184）
6．2．2　2FSK信號(hào)非相干解調(diào)的仿真\t（185）
6．2．3　2FSK信號(hào)相干解調(diào)的仿真\t（191）
6．3　FSK信號(hào)的FPGA實(shí)現(xiàn)\t（194）
6．3．1　FSK信號(hào)的產(chǎn)生方法\t（194）
6．3．2　2FSK信號(hào)的Verilog HDL實(shí)現(xiàn)\t（195）
6．3．3　FPGA實(shí)現(xiàn)后的仿真測(cè)試\t（196）
6．4　2FSK信號(hào)解調(diào)的FPGA實(shí)現(xiàn)\t（197）
6．4．1　解調(diào)模型及參數(shù)設(shè)計(jì)\t（197）
6．4．2　2FSK信號(hào)解調(diào)系統(tǒng)的Verilog HDL實(shí)現(xiàn)\t（198）
6．4．3　FPGA實(shí)現(xiàn)后的仿真測(cè)試\t（203）
6．5　MSK信號(hào)的產(chǎn)生原理\t（205）
6．5．1　MSK信號(hào)的時(shí)域特征\t（205）
6．5．2　MSK信號(hào)的頻譜特性\t（206）
6．5．3　MSK信號(hào)的產(chǎn)生方法\t（207）
6．6　MSK信號(hào)的FPGA實(shí)現(xiàn)\t（209）
6．6．1　實(shí)例參數(shù)及模型設(shè)計(jì)\t（209）
6．6．2　MSK信號(hào)的Verilog HDL實(shí)現(xiàn)及仿真\t（210）
6．7　MSK信號(hào)的解調(diào)原理\t（211）
6．7．1　延遲差分解調(diào)法\t（211）
6．7．2　平方環(huán)相干解調(diào)法\t（212）
6．8　MSK信號(hào)解調(diào)的MATLAB仿真\t（214）
6．8．1　仿真模型及參數(shù)說明\t（214）
6．8．2　MSK信號(hào)的平方環(huán)相干解調(diào)的MATLAB仿真\t（214）
6．9　平方環(huán)的FPGA實(shí)現(xiàn)\t（217）
6．9．1　鎖相環(huán)的工作原理\t（217）
6．9．2　平方環(huán)的工作原理\t（220）
6．9．3　平方環(huán)性能參數(shù)設(shè)計(jì)\t（221）
6．9．4　平方環(huán)的Verilog HDL設(shè)計(jì)\t（223）
6．9．5　FPGA實(shí)現(xiàn)后的仿真測(cè)試\t（227）
6．10　MSK信號(hào)解調(diào)的FPGA實(shí)現(xiàn)\t（228）
6．10．1　MSK信號(hào)解調(diào)環(huán)路參數(shù)設(shè)計(jì)\t（228）
6．10．2　頂層模塊的Verilog HDL設(shè)計(jì)\t（230）
6．10．3　脈沖成形及解調(diào)模塊的Verilog HDL設(shè)計(jì)\t（234）
6．10．4　MSK信號(hào)解調(diào)環(huán)路FPGA實(shí)現(xiàn)后的仿真測(cè)試\t（236）
6．11　2FSK調(diào)制解調(diào)的板載測(cè)試\t（237）
6．11．1　硬件接口電路\t（237）
6．11．2　板載測(cè)試程序\t（238）
6．11．3　板載測(cè)試驗(yàn)證\t（239）
6．12　小結(jié)\t（240）
參考文獻(xiàn)\t（241）
第7章　PSK調(diào)制解調(diào)技術(shù)的FPGA實(shí)現(xiàn)\t（243）
7．1　DPSK調(diào)制解調(diào)原理\t（243）
7．1．1　DPSK信號(hào)的調(diào)制原理\t（243）
7．1．2　采用Costas環(huán)解調(diào)DPSK信號(hào)\t（245）
7．1．3　DPSK調(diào)制解調(diào)的MATLAB仿真\t（246）
7．2　DPSK信號(hào)解調(diào)的FPGA實(shí)現(xiàn)\t（249）
7．2．1　Costas環(huán)的參數(shù)設(shè)計(jì)\t（249）
7．2．2　Costas環(huán)的Verilog HDL設(shè)計(jì)\t（251）
7．2．3　FPGA實(shí)現(xiàn)后的仿真測(cè)試\t（254）
7．3　DQPSK調(diào)制解調(diào)原理\t（254）
7．3．1　QPSK調(diào)制原理\t（254）
7．3．2　雙比特碼元的差分編/解碼原理\t（256）
7．3．3　DQPSK信號(hào)的解調(diào)原理\t（257）
7．3．4　DQPSK調(diào)制解調(diào)的MATLAB仿真\t（260）
7．4　DQPSK信號(hào)的FPGA實(shí)現(xiàn)\t（264）
7．4．1　差分編/解碼的Verilog HDL設(shè)計(jì)\t（264）
7．4．2　DQPSK信號(hào)的Verilog HDL設(shè)計(jì)\t（267）
7．5　DQPSK信號(hào)解調(diào)的FPGA實(shí)現(xiàn)\t（272）
7．5．1　極性Costas環(huán)的Verilog HDL設(shè)計(jì)\t（272）
7．5．2　FPGA實(shí)現(xiàn)后的仿真測(cè)試\t（276）
7．5．3　跟蹤策略和解調(diào)性能\t（277）
7．5．4　DQPSK信號(hào)解調(diào)系統(tǒng)的設(shè)計(jì)\t（279）
7．5．5　DQPSK信號(hào)解調(diào)系統(tǒng)的仿真測(cè)試\t（282）
7．6　?/4 QPSK調(diào)制解調(diào)原理\t（283）
7．6．1　?/4 QPSK調(diào)制原理\t（283）
7．6．2　匹配濾波器與成形濾波器\t（285）
7．6．3　?/4 QPSK信號(hào)的差分解調(diào)原理\t（290）
7．6．4　?/4 QPSK調(diào)制解調(diào)的MATLAB仿真\t（291）
7．7　?/4 QPSK調(diào)制解調(diào)的FPGA實(shí)現(xiàn)\t（295）
7．7．1　基帶編碼的Verilog HDL設(shè)計(jì)\t（295）
7．7．2　差分解調(diào)的Verilog HDL設(shè)計(jì)\t（299）
7．7．3　FPGA實(shí)現(xiàn)后的仿真測(cè)試\t（304）
7．8　DQPSK調(diào)制解調(diào)系統(tǒng)的板載測(cè)試\t（305）
7．8．1　硬件接口電路\t（305）
7．8．2　板載測(cè)試程序\t（305）
7．8．3　板載測(cè)試驗(yàn)證\t（307）
7．9　小結(jié)\t（308）
參考文獻(xiàn)\t（309）
第8章　QAM調(diào)制解調(diào)技術(shù)的FPGA實(shí)現(xiàn)\t（310）
8．1　QAM調(diào)制解調(diào)的原理\t（310）
8．1．1　QAM調(diào)制解調(diào)系統(tǒng)的組成\t（310）
8．1．2　差分編碼與星座映射\t（311）
8．1．3　16QAM調(diào)制解調(diào)的MATLAB仿真\t（313）
8．2　16QAM信號(hào)編/解碼的FPGA實(shí)現(xiàn)\t（317）
8．2．1　16QAM信號(hào)編碼的Verilog HDL設(shè)計(jì)\t（317）
8．2．2　16QAM信號(hào)解碼的Verilog HDL設(shè)計(jì)\t（321）
8．2．3　FPGA實(shí)現(xiàn)16QAM信號(hào)編/解碼的仿真測(cè)試\t（322）
8．3　QAM載波同步的FPGA實(shí)現(xiàn)\t（323）
8．3．1　QAM中常用的載波同步算法[10]\t（323）
8．3．2　極性判決算法的FPGA實(shí)現(xiàn)\t（326）
8．3．3　DD算法載波同步的FPGA實(shí)現(xiàn)\t（330）
8．4　插值算法位同步技術(shù)原理\t（337）
8．4．1　位同步技術(shù)的分類及組成\t（337）
8．4．2　內(nèi)插濾波器的原理及結(jié)構(gòu)\t（339）
8．4．3　Gardner定時(shí)誤差檢測(cè)算法\t（341）
8．4．4　環(huán)路濾波器與數(shù)控振蕩器\t（342）
8．5　插值算法位同步技術(shù)的MATLAB仿真\t（343）
8．5．1　環(huán)路濾波器系數(shù)的設(shè)計(jì)\t（343）
8．5．2　Gardner定時(shí)誤差檢測(cè)算法的MATLAB仿真程序\t（344）
8．5．3　16QAM信號(hào)位同步算法的仿真\t（349）
8．6　插值算法位同步技術(shù)的FPGA實(shí)現(xiàn)\t（351）
8．6．1　頂層模塊的Verilog HDL設(shè)計(jì)\t（351）
8．6．2　內(nèi)插濾波器模塊的Verilog HDL設(shè)計(jì)\t（353）
8．6．3　定時(shí)誤差檢測(cè)及環(huán)路濾波器模塊的Verilog HDL設(shè)計(jì)\t（355）
8．6．4　數(shù)控振蕩器及插值間隔產(chǎn)生模塊的Verilog HDL設(shè)計(jì)\t（358）
8．6．5　插值算法位同步技術(shù)FPGA實(shí)現(xiàn)后的仿真測(cè)試\t（359）
8．7　插值算法位同步環(huán)的板載測(cè)試\t（362）
8．7．1　硬件接口電路\t（362）
8．7．2　板載測(cè)試程序\t（363）
8．7．3　板載測(cè)試驗(yàn)證\t（364）
8．8　小結(jié)\t（365）
參考文獻(xiàn)\t（365）
第9章　擴(kuò)頻調(diào)制解調(diào)技術(shù)的FPGA實(shí)現(xiàn)\t（367）
9．1　擴(kuò)頻通信的基本原理\t（367）
9．1．1　擴(kuò)頻通信的概念\t（367）
9．1．2　擴(kuò)頻通信的種類\t（368）
9．1．3　直擴(kuò)系統(tǒng)的工作原理\t（370）
9．2　直擴(kuò)系統(tǒng)調(diào)制信號(hào)的MATLAB仿真\t（372）
9．2．1　偽碼序列的產(chǎn)生原理\t（372）
9．2．2　MATLAB仿真直擴(kuò)系統(tǒng)調(diào)制信號(hào)\t（373）
9．3　直擴(kuò)系統(tǒng)調(diào)制信號(hào)的FPGA實(shí)現(xiàn)\t（377）
9．3．1　偽碼模塊的Verilog HDL設(shè)計(jì)\t（377）
9．3．2　擴(kuò)頻調(diào)制模塊的Verilog HDL設(shè)計(jì)\t（378）
9．4　偽碼同步的原理\t（381）
9．4．1　滑動(dòng)相關(guān)捕獲原理\t（382）
9．4．2　延遲鎖相環(huán)的跟蹤原理\t（383）
9．5　偽碼同步算法的設(shè)計(jì)及仿真\t（384）
9．5．1　偽碼同步算法的設(shè)計(jì)\t（384）
9．5．2　捕獲及跟蹤門限的MATLAB仿真\t（385）
9．6　偽碼同步的FPGA實(shí)現(xiàn)\t（388）
9．6．1　頂層模塊的Verilog HDL設(shè)計(jì)\t（388）
9．6．2　偽碼模塊的Verilog HDL設(shè)計(jì)\t（390）
9．6．3　相關(guān)積分模塊的Verilog HDL設(shè)計(jì)\t（392）
9．6．4　偽碼相位調(diào)整模塊的Verilog HDL設(shè)計(jì)\t（393）
9．6．5　FPGA實(shí)現(xiàn)后的仿真測(cè)試\t（396）
9．7　直擴(kuò)系統(tǒng)解調(diào)環(huán)路的FPGA實(shí)現(xiàn)\t（397）
9．7．1　Costas環(huán)的Verilog HDL設(shè)計(jì)\t（398）
9．7．2　FPGA實(shí)現(xiàn)后的仿真測(cè)試\t（401）
9．8　小結(jié)\t（403）
參考文獻(xiàn)\t（403）