Xilinx FPGA原理與實(shí)踐：基于Vivado和Verilog HDL

定　價(jià)：￥37.00

作　者：	盧有亮著
出版社：	機(jī)械工業(yè)出版社
叢編項(xiàng)：	普通高等教育“十三五”規(guī)劃教材
標(biāo)　簽：	暫缺

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ISBN：	9787111593348	出版時間：	2018-05-01	包裝：	平裝
開本：	16開	頁數(shù)：	236	字?jǐn)?shù)：

內(nèi)容簡介

　　本書以目前流行的Xilinx7系列FPGA的開發(fā)為主線，全面講解FPGA的原理及電路設(shè)計(jì)、VerilogHDL語言及Vivado的應(yīng)用，并循序漸進(jìn)地從組合邏輯和時序邏輯的開發(fā)開始，深入到FPGA的基礎(chǔ)應(yīng)用、綜合應(yīng)用和進(jìn)階應(yīng)用。本書具有理論和實(shí)踐緊密結(jié)合的特點(diǎn)，在內(nèi)容的設(shè)計(jì)上既重視學(xué)生對基礎(chǔ)理論知識的認(rèn)知過程，又通過由易到難的19個實(shí)踐逐步提高理論知識及培養(yǎng)開發(fā)能力，為學(xué)生提高FPGA設(shè)計(jì)開發(fā)能力及提高知識應(yīng)用素質(zhì)提供平臺與指導(dǎo)。通過本書的學(xué)習(xí)和實(shí)踐，學(xué)生能夠達(dá)到初級FPGA開發(fā)工程技術(shù)人員的水平。

作者簡介

暫缺《Xilinx FPGA原理與實(shí)踐：基于Vivado和Verilog HDL》作者簡介

圖書目錄

前　言
第1 章　FPGA基礎(chǔ)及電路設(shè)計(jì) 1
?。? １?。疲校牵?基礎(chǔ)及７系列ＦＰＧＡ基本原理１
　?。? １. １　ＦＰＧＡ概述１
　?。? １. ２?。疲校牵?基本邏輯結(jié)構(gòu) ２
　　１. １. ３?。?系列ＦＰＧＡＣＬＢ４
　?。? １. ４?。?系列ＦＰＧＡ的ＩＯＢ８
　　１. １. ５?。?系列ＦＰＧＡ及７ａ３５ｔｆｔｇ２５６￣１特性９
?。? ２?。疲校牵?電路設(shè)計(jì) １１
　?。? ２. １　ＦＰＧＡ的ＢＡＮＫ電路１１
　?。? ２. ２　ＬＥＤ驅(qū)動電路１３
　?。? ２. ３　撥碼開關(guān)電路１３
　?。? ２. ４　按鍵電路１４
　　１. ２. ５　七段數(shù)碼管驅(qū)動電路１５
　?。? ２. ６?。郑牵?顯示驅(qū)動電路１７
　?。? ２. ７?。遥樱玻常?驅(qū)動電路１９
　　１. ２. ８　配置電路２０
　?。? ２. ９?。兀粒模?接口和擴(kuò)展接口２２
　習(xí)題２４
第2 章　Verilog HDL 語言與Vivado 25
?。? １　ＶｅｒｉｌｏｇＨＤＬ基本結(jié)構(gòu) ２５
　?。? １. １　一個簡單的組合邏輯實(shí)例２５
　?。? １. ２　一個簡單的時序邏輯實(shí)例２７
　?。? １. ３　ＶｅｒｉｌｏｇＨＤＬ結(jié)構(gòu)要求２８
?。? ２　數(shù)據(jù)類型及變量、常量２９
　?。? ２. １　邏輯值和常量３０
　　２. ２. ２　線網(wǎng)型變量ｗｉｒｅ３０
　?。? ２. ３　寄存器類型ｒｅｇ３１
　　２. ２. ４　符號常量３２

　?。? ２. ５　存儲器型變量３２
　２. ３　運(yùn)算符３３
　?。? ３. １　算術(shù)運(yùn)算符３３
　?。? ３. ２　邏輯運(yùn)算符３３
　　２. ３. ３　按位運(yùn)算符３４
　?。? ３. ４　關(guān)系運(yùn)算符３４
　　２. ３. ５　等式運(yùn)算符３５
　?。? ３. ６　縮減運(yùn)算符３５
　　２. ３. ７　移位運(yùn)算符３５
　?。? ３. ８　條件運(yùn)算符和拼接運(yùn)算符３６
　?。? ３. ９　運(yùn)算符的優(yōu)先級３７
?。? ４　語句３７
　?。? ４. １　賦值語句、結(jié)構(gòu)說明語句、阻塞與非阻塞３８
　?。? ４. ２　條件語句４１
　　２. ４. ３　循環(huán)語句４３
?。? ５?。郑椋觯幔洌?初步４６
　?。? ５. １?。郑椋觯幔洌?獲取和安裝４７
　?。? ５. ２　Ｖｉｖａｄｏ主界面４７
　習(xí)題５０
第3 章　組合邏輯電路與Vivado 進(jìn)階 51
?。? １　我的第一個工程———多數(shù)表決器５１
　　３. １. １　多數(shù)表決器的分析和邏輯實(shí)現(xiàn) ５１
　?。? １. ２　多數(shù)表決器的工程創(chuàng)建５２
　?。? １. ３　多數(shù)表決器的ＶｅｒｉｌｏｇＨＤＬ源文件創(chuàng)建５６
　?。? １. ４　多數(shù)表決器的ＶｅｒｉｌｏｇＨＤＬ代碼實(shí)現(xiàn)及ＲＴＬ分析５８
　?。? １. ５　綜合５９
　?。? １. ６　約束６０
　?。? １. ７　實(shí)現(xiàn) ６２
　?。? １. ８　仿真６３
　?。? １. ９　編程和調(diào)試６５
?。? ２?。常?譯碼器設(shè)計(jì)和ＩＰ核７０
　　３. ２. １　譯碼器的實(shí)現(xiàn) ７０
　?。? ２. ２　譯碼器ＩＰ核生成７５
　３. ３　調(diào)用ＩＰ核實(shí)現(xiàn)多數(shù)表決器７８
　?。? ３. １　使用７４ｘ１３８實(shí)現(xiàn)多數(shù)表決器的設(shè)計(jì) ７８
　　３. ３. ２　構(gòu)建新工程并調(diào)用ＩＰ核７８
　習(xí)題８３
目　　錄Ⅶ　
第4 章　時序邏輯電路FPGA實(shí)現(xiàn) 84
?。? １　時鐘同步狀態(tài)機(jī)的設(shè)計(jì) ８４
　?。? １. １　時鐘同步狀態(tài)機(jī)及其設(shè)計(jì)流程８４
　　４. １. ２　時鐘同步狀態(tài)機(jī)設(shè)計(jì)方法構(gòu)建序列發(fā)生器８６
　?。? １. ３　狀態(tài)圖直接描述法實(shí)現(xiàn)序列發(fā)生器９０
?。? ２　同步計(jì)數(shù)器７４ｘ１６３的實(shí)現(xiàn) ９４
　４. ３　移位寄存器的實(shí)現(xiàn)和應(yīng)用９７
　?。? ３. １　７４ｘ１９４的實(shí)現(xiàn) ９７
　?。? ３. ２　使用７４ｘ１９４ＩＰ核實(shí)現(xiàn)１１００１序列發(fā)生器１００
　習(xí)題１０４
第5 章　FPGA基本實(shí)踐 105
?。? １　流水燈實(shí)踐１０５
　?。? １. １　流水燈的關(guān)鍵設(shè)計(jì) １０５
　　５. １. ２　流水燈工程的Ｖｉｖａｄｏ實(shí)現(xiàn) １０６
?。? ２　數(shù)碼管動態(tài)顯示實(shí)踐１１１
　　５. ２. １　數(shù)碼管動態(tài)顯示原理分析１１１
　?。? ２. ２　數(shù)碼管動態(tài)顯示設(shè)計(jì) １１２
　?。? ２. ３　數(shù)碼管動態(tài)顯示工程的Ｖｉｖａｄｏ實(shí)現(xiàn) １１３
　?。? ２. ４　數(shù)碼管動態(tài)顯示ＩＰ核設(shè)計(jì)與實(shí)現(xiàn) １１７
　　５. ２. ５　調(diào)用ＩＰ核實(shí)現(xiàn)動態(tài)顯示１２０
?。? ３?。郑牵?顯示的實(shí)現(xiàn) １２３
　　５. ３. １?。郑牵?顯示基本原理１２３
　　５. ３. ２?。郑牵?顯示設(shè)計(jì)與實(shí)現(xiàn) １２５
　習(xí)題１３２
第6 章　FPGA綜合實(shí)踐 133
?。? １　電子秒表的設(shè)計(jì)與實(shí)現(xiàn) １３３
　　６. １. １　按鍵消抖１３３
　?。? １. ２　秒表綜合設(shè)計(jì) １３６
?。? ２?。眨粒遥?串行接口設(shè)計(jì)及通信實(shí)現(xiàn) １４２
　?。? ２. １　異步串行接口原理分析１４２
　?。? ２. ２　波特率及其他時鐘信號發(fā)生模塊設(shè)計(jì) １４３
　?。? ２. ３　串行發(fā)送程序設(shè)計(jì) １４５
　　６. ２. ４　串行接收程序設(shè)計(jì) １４８
　?。? ２. ５　串行通信頂層程序設(shè)計(jì) １５２
　?。? ２. ６　串行通信功能測試１５３
　習(xí)題１５５
Ⅷ?。兀椋欤椋睿?ＦＰＧＡ原理與實(shí)踐———基于Ｖｉｖａｄｏ和ＶｅｒｉｌｏｇＨＤＬ
第7 章　FPGA 進(jìn)階——XADC、BRAM原理及電壓表、示波器設(shè)計(jì) 156
?。? １?。兀粒模?基本結(jié)構(gòu)及寄存器１５６
　?。? １. １?。兀粒模?邏輯結(jié)構(gòu) １５６
　　７. １. ２?。兀粒模?對外連接說明１５６
　?。? １. ３?。兀粒模?端口１５９
　?。? １. ４?。兀粒模?狀態(tài)寄存器和控制寄存器１６０
　　７. １. ５　操作模式１６６
　　７. １. ６?。兀粒模?操作時序１６７
?。? ２　應(yīng)用ＸＡＤＣ實(shí)現(xiàn)多路電壓采集及顯示１６８
　?。? ２. １　生成ＸＡＤＣＩＰ核實(shí)例１６８
　?。? ２. ２　使用ＸＡＤＣＩＰ核實(shí)現(xiàn)ＸＡＤＣ序列模式訪問模塊１７１
　　７. ２. ３?。? Ｄ序列采集和顯示實(shí)現(xiàn) １７５
　　７. ２. ４　序列采集及顯示測試１７９
?。? ３　應(yīng)用ＸＡＤＣ及ＢＲＡＭ實(shí)現(xiàn)多通道示波器１８１
　　７. ３. １　塊存儲器ＢＲＡＭ原理１８１
　?。? ３. ２　塊內(nèi)存生成ＩＰ的使用和仿真驗(yàn)證１８６
　?。? ３. ３　多通道示波器的設(shè)計(jì)思路１９２
　　７. ３. ４　顯示內(nèi)存設(shè)計(jì)及其訪問模塊構(gòu)建及仿真１９３
　　７. ３. ５　波形發(fā)生器模塊設(shè)計(jì)及仿真１９６
　?。? ３. ６?。郑牵?顯示驅(qū)動模塊設(shè)計(jì)及仿真２０２
　?。? ３. ７　加入邏輯分析儀模塊及頂層模塊實(shí)現(xiàn) ２０６
　?。? ３. ８　功能測試２０９
　習(xí)題２０９
附錄 211
　附錄Ａ?。悖罚幔常担簦妫簦纾玻担叮?引腳說明２１１
　附錄Ｂ　口袋實(shí)驗(yàn)板資源２１８
　附錄Ｃ　實(shí)驗(yàn)或課程設(shè)計(jì)教學(xué)安排２２９
　附錄Ｄ　分章節(jié)代碼匯總２３０
　附錄Ｅ?。?型實(shí)驗(yàn)板參考約束文件２３２
參考文獻(xiàn) 236