FPGA設(shè)計技巧與案例開發(fā)詳解（第2版）

目 錄第1章 淺談FPGA技術(shù)、優(yōu)勢、學(xué)習(xí)途徑 （1）1.1 FPGA的誕生、發(fā)展 （1）1.1.1 FPGA的誕生 （1）1.1.2 FPGA的發(fā)展與未來 （4）1.1.3 博弈，在入門之前 （7）1.2 Altera FPGA介紹及發(fā)展、應(yīng)用 （8）1.2.1 Altera公司介紹 （8）1.2.2 Altera產(chǎn)品介紹 （9）1.2.3 Altera FPGA的開發(fā)平臺 （15）1.2.4 Altera FPGA的動態(tài)與應(yīng)用 （17）1.2.5 Altera FPGA的應(yīng)用 （20）1.2.6 對比ARM與DSP，認(rèn)清FPGA （23）1.3 善用網(wǎng)絡(luò)資源，不斷總結(jié)自我 （26）第2章 Quartus II 13.0套件的下載及安裝 （29）2.1 寫在前面的話 （29）2.2 Quartus II 13.0軟件下載 （30）2.3 Quartus II 13.0組件安裝 （32）2.4 Quartus II 13.0 Device安裝 （36）2.5 USB Blaster下載器驅(qū)動程序的安裝 （39）第3章 Verilog HDL語法簡介 （43）3.1 What is Verilog HDL？ （43）3.2 設(shè)計層次 （44）3.3 設(shè)計流程 （44）3.4 基本語法介紹 （46）3.4.1 模塊module （46）3.4.2 注釋 （47）3.4.3 大小寫 （47）3.4.4 參數(shù)聲明parameter （48）3.4.5 預(yù)處理指令 （48）3.4.6 常量 （49）3.4.7 變量 （50）3.4.8 運(yùn)算符 （51）3.5 Verilog HDL建模 （54）3.5.1 結(jié)構(gòu)建模 （54）3.5.2 數(shù)據(jù)流建模 （56）3.5.3 行為建模 （57）3.5.4 關(guān)于狀態(tài)機(jī) （66）第4章 MAX II CPLD/Cyclone II/IV FPGA設(shè) PCB Layout設(shè)計 （76）4.1 淺談PCB Layout （76）4.2 MAX II CPLD核心電路設(shè)計 （77）4.2.1 MAX II CPLD背景及簡介 （77）4.2.2 EPM240T100C5N設(shè)計需求研究及分析 （79）4.2.3 EPM240T100C5N核心板原理圖設(shè)計 （83）4.2.4 EPM240T100C5N核心板布局布線 （87）4.3 Cyclone II FPGA核心電路設(shè)計 （88）4.3.1 Cyclone II FPGA背景及簡介 （88）4.3.2 Cyclone II數(shù)據(jù)手冊解讀與EP2C8Q208C8N的設(shè)計研究 （89）4.3.3 EP2C8Q208C8N核心板原理圖設(shè)計 （101）4.3.4 FPGA核心板Layout注意事項(xiàng) （110）4.4 Cyclone IV FPGA核心電路設(shè)計 （113）4.4.1 Cyclone IV FPGA簡介 （113）4.4.2 Cyclone IV FPGA數(shù)據(jù)手冊分析與EP4CE6E22C8N的設(shè)計研究 （115）4.4.3 Cyclone IV FPGA核心電路設(shè)計 （121）4.5 FPGA/CPLD電路焊接、調(diào)試經(jīng)驗(yàn)總結(jié) （124）4.6 本書配套FPGA開發(fā)平臺硬件介紹 （128）4.6.1 VIP_Board 3.0硬件資源介紹 （128）4.6.2 VIP_Board 3.0相關(guān)外設(shè)實(shí)物介紹 （130）第5章 Verilog HDL設(shè)計與Testbench 文件架構(gòu) （134）5.1 Verilog HDL設(shè)計 （134）5.1.1 Verilog HDL與VHDL的對比 （134）5.1.2 Verilog HDL的發(fā)展 （135）5.1.3 Verilog HDL代碼設(shè)計風(fēng)格 （136）5.2 Testbench文件架構(gòu) （141）5.2.1 Testbench的介紹 （141）5.2.2 Testbench代碼設(shè)計風(fēng)格 （142）5.3 Quartus II工程目錄文件夾的定制 （145）第6章 4位計數(shù)器的設(shè)計與仿真驗(yàn)證 （147）6.1 寫在前面的話 （147）6.2 FPGA/CPLD開發(fā)流程 （147）6.3 基于Quartus II 13.0的4位計數(shù)器設(shè)計流程 （149）6.3.1 Quartus II 工程的創(chuàng)建 （149）6.3.2 4位計數(shù)器的邏輯電路設(shè)計 （152）6.3.3 Quartus II編譯流程與工程設(shè)置分析 （155）6.4 基于Modelsim-Altera 10.1d的4位計數(shù)器仿真驗(yàn)證流程 （166）6.4.1 關(guān)于FPGA設(shè)計的各種仿真概念分析 （167）6.4.2 Modelsim版本的簡要介紹 （168）6.4.3 Modelsim工程的創(chuàng)建 （168）6.4.4 Testbench激勵文件的編寫 （171）6.4.5 Modelsim波形的仿真與分析 （174）6.5 設(shè)計思路的驗(yàn)證與總結(jié) （182）第7章 LED驅(qū)動電路設(shè)計 （183）7.1 LED驅(qū)動電路設(shè)計方案1—入門 （183）7.1.1 LED驅(qū)動電路設(shè)計方案 （183）7.1.2 8位LED的自加顯示實(shí)驗(yàn) （185）7.2 LED驅(qū)動電路設(shè)計方案2—升級 （196）7.2.1 LED電路設(shè)計方案 （196）7.2.2 74HC595驅(qū)動分析與實(shí)現(xiàn) （198）7.3 8位LED跑馬燈顯示實(shí)驗(yàn) （208）7.4 LED特效呼吸燈的設(shè)計 （215）7.4.1 PWM協(xié)議的基本介紹 （215）7.4.2 LED呼吸燈的設(shè)計 （216）第8章 獨(dú)立按鍵與矩陣鍵盤的FPGA驅(qū)動電路實(shí)現(xiàn) （227）8.1 按鍵及其工作模式介紹 （227）8.1.1 按鍵抖動原理分析 （228）8.1.2 硬件消抖動 （228）8.1.3 軟件消抖動 （230）8.2 獨(dú)立按鍵的FPGA驅(qū)動電路設(shè)計 （230）8.2.1 獨(dú)立按鍵電路設(shè)計 （230）8.2.2 FSM狀態(tài)機(jī)的Verilog HDL介紹 （231）8.2.3 FPGA按鍵驅(qū)動設(shè)計方案1 （234）8.2.4 FPGA按鍵驅(qū)動設(shè)計方案2 （248）8.3 矩陣鍵盤的FPGA驅(qū)動電路設(shè)計 （252）8.3.1 工作原理及電路設(shè)計 （252）8.3.2 FPGA矩陣鍵盤驅(qū)動設(shè)計 （255）第9章 “Hello World”的LCD1602顯示驅(qū)動實(shí)現(xiàn) （267）9.1 LCD1602介紹及硬件設(shè)計 （267）9.1.1 LCD1602字符液晶介紹 （267）9.1.2 LCD1602硬件電路設(shè)計 （268）9.1.3 LCD1602的時序及初始化分析 （271）9.2 LCD1602的FPGA驅(qū)動電路實(shí)現(xiàn) （275）9.2.1 LCD1602的C語言實(shí)現(xiàn)方案 （276）9.2.2 LCD1602的Verilog HDL實(shí)現(xiàn)方案 （277）第10章 優(yōu)化設(shè)計FPGA全局時鐘管理模塊 （290）10.1 異步復(fù)位，同步釋放機(jī)制 （290）10.1.1 組合電路中的競爭-冒險 （291）10.1.2 時序電路中的競爭-冒險 （292）10.2 無PLL的全局時鐘管理模塊設(shè)計 （296）10.3 Quartus II IP核介紹及PLL的定制 （305）10.3.1 Quartus II IP核的介紹 （305）10.3.2 PLL IP核的定制與分析 （311）10.4 帶PLL的全局時鐘管理模塊設(shè)計 （319）第11章 基于FPGA與MCU通信的SPI協(xié)議設(shè)計 （325）11.1 SPI總線協(xié)議介紹及硬件的設(shè)計 （325）11.1.1 SPI總線協(xié)議介紹 （325）11.1.2 STM8的硬件電路設(shè)計 （327）11.1.3 SPI總線協(xié)議時序分析 （329）11.2 SPI總線協(xié)議的通信實(shí)現(xiàn) （330）11.2.1 STM8的SPI總線收發(fā)設(shè)計 （330）11.2.2 邊沿檢測電路的FPGA實(shí)現(xiàn) （332）11.2.3 SPI通信的數(shù)據(jù)接收模塊設(shè)計 （334）11.2.4 SPI通信的數(shù)據(jù)發(fā)送模塊設(shè)計 （343）第12章 基于FPGA與PC通信的UART串口設(shè)計 （351）12.1 追根溯源透析串口通信 （351）12.1.1 串口通信簡介 （351）12.1.2 串口波特率 （354）12.1.3 串口協(xié)議分析 （354）12.2 串口電路的設(shè)計 （355）12.2.1 TTL轉(zhuǎn)RS-232電路的設(shè)計 （355）12.2.2 USB→UART轉(zhuǎn)換電路設(shè)計 （356）12.2.3 UART電路的調(diào)試 （357）12.3 細(xì)說真正的任意分頻 （358）12.3.1 分頻電路的重要性 （358）12.3.2 任意頻率發(fā)生器原理 （358）12.3.3 任意頻率發(fā)生器的驗(yàn)證 （360）12.4 串口通信的硬件實(shí)現(xiàn) （364）12.4.1 uart_receiver接收模塊的設(shè)計 （364）12.4.2 uart_transfer發(fā)送模塊的設(shè)計 （372）12.4.3 PC2FPGA UART聯(lián)調(diào)測試 （376）第13章 基于FPGA的VGA驅(qū)動顯示設(shè)計 （383）13.1 VGA接口、時序及驅(qū)動電路設(shè)計 （383）13.1.1 VGA接口介紹 （383）13.1.2 VGA時序分析 （385）13.1.3 RGB三原色模型 （388）13.1.4 VGA驅(qū)動電路設(shè)計 （391）13.2 VGA驅(qū)動的FPGA實(shí)現(xiàn) （396）13.2.1 VGA驅(qū)動時序電路的設(shè)計 （396）13.2.2 任意分辨率的VGA顯示控制器設(shè)計 （408）13.3 “Hello World”的VGA顯示驅(qū)動實(shí)現(xiàn) （411）13.3.1 “Hello World”字模的提取 （411）13.3.2 C2Mif軟件的介紹與Mif文件的生成 （414）13.3.3 VGA字符顯示的FPGA實(shí)現(xiàn) （418）13.4 彩色圖像的VGA顯示驅(qū)動實(shí)現(xiàn) （422）13.4.1 彩色圖像顯示的理論分析 （422）13.4.2 彩色圖像的數(shù)據(jù)提取 （423）13.4.3 VGA彩色圖像顯示的FPGA實(shí)現(xiàn) （424）第14章 基于SDRAM的VGA顯示控制器的設(shè)計與實(shí)現(xiàn) （427）14.1 跨時鐘域數(shù)據(jù)交互 （427）14.2 SDRAM的介紹及其控制器的移植與優(yōu)化 （431）14.2.1 SDRAM的特性及時序驅(qū)動介紹 （431）14.2.2 SDRAM的硬件驅(qū)動電路設(shè)計 （435）14.2.3 SDRAM控制器的移植與優(yōu)化 （437）14.2.4 Sdram_Control_2Port的封裝與協(xié)議制定 （454）14.3 基于SDRAM的VGA顯示控制器的實(shí)現(xiàn) （459）第15章 基于OV7725的攝像頭視頻圖像采集系統(tǒng) （471）15.1 系統(tǒng)框架設(shè)計思路分析 （472）15.1.1 系統(tǒng)框架分析 （472）15.1.2 算法的實(shí)現(xiàn)流程 （473）15.2 OV7725攝像頭介紹與視頻采集實(shí)現(xiàn) （476）15.2.1 CMOS攝像頭的簡介 （476）15.2.2 OV7725的特性介紹及驅(qū)動電路設(shè)計 （478）15.2.3 OV7725 SCCB接口及寄存器介紹 （483）15.2.4 OV7725感光陣列與視頻時序分析 （492）15.2.5 OV7725寄存器I2C初始化設(shè)計 （495）15.2.6 OV7725的視頻采集模塊設(shè)計 （510）15.3 OV7725視頻圖像顯示的實(shí)現(xiàn) （527）15.4 本章小結(jié) （537）第16章 TimeQuest的分析與實(shí)踐 （539）16.1 寫在前面的話 （539）16.2 保持裕量和建立裕量的深刻理解 （539）16.3 時鐘約束—內(nèi)對內(nèi)模型 （542）16.3.1 內(nèi)對內(nèi)模型公式分析 （542）16.3.2 約束時鐘及PLL （543）16.4 output引腳約束—內(nèi)對外模型 （553）16.4.1 內(nèi)對外模型公式分析 （553）16.4.2 output引腳約束 （554）16.5 input引腳約束—外對內(nèi)模型 （556）16.6 階段性小總結(jié) （557）16.7 約束異常 （557）16.7.1 Set Multicycle Path （557）16.7.2 Set False Path （562）16.8 決戰(zhàn)SDRAM時序