高性能FPGA系統(tǒng)：時(shí)序設(shè)計(jì)與分析

定　價(jià)：￥22.70

作　者：	崔嵬，王巍著
出版社：	高等教育出版社
叢編項(xiàng)：
標(biāo)　簽：	大學(xué)教材大中專教材教輔

購買這本書可以去

ISBN：	9787040398496	出版時(shí)間：	2014-07-01	包裝：	平裝
開本：	16開	頁數(shù)：	217	字?jǐn)?shù)：

內(nèi)容簡介

　　《高性能FPGA系統(tǒng)：時(shí)序設(shè)計(jì)與分析》全面系統(tǒng)地討論了高性能FPCA時(shí)序設(shè)計(jì)、分析的基本原理與實(shí)現(xiàn)方法。全書共分7章：第1章以XilinxFPGA為例，對FPCA的設(shè)計(jì)流程進(jìn)行了概述；第2章對FPGA時(shí)序參數(shù)定義、流水線與并行處理設(shè)計(jì)技術(shù)、時(shí)序路徑分類、時(shí)鐘的非理想性（時(shí)鐘偏斜與時(shí)鐘抖動(dòng)）等進(jìn)行了探討；第3章主要討論了FPCA時(shí)序約束設(shè)計(jì)要點(diǎn)，包括XilinxFPCA時(shí)序約束語法規(guī)則、時(shí)序約束分組方法以及不同路徑的時(shí)序約束方法等；第4章介紹了FP-CA時(shí)序約束分析的原理和方法，主要包括周期約束分析、偏移約束分析、時(shí)鐘偏斜和時(shí)鐘不確定性分析，此外還介紹了時(shí)序分析器TimingAnalyzer的基本使用方法；第5章介紹了FPGA時(shí)序收斂的流程，分析了代碼風(fēng)格以及邏輯綜合優(yōu)化對時(shí)序收斂的影響，指出了有助于提高FPGA性能的設(shè)計(jì)方法；第6章和第7章分別以XilinxSpartan-3與Virtex-5/6系列FPCA為例，對面向時(shí)序性能的FPCA邏輯綜合技術(shù)進(jìn)行了深入的探討。全書條理清晰，內(nèi)容先進(jìn)，講解透徹，便于自學(xué)?！陡咝阅蹻PGA系統(tǒng)：時(shí)序設(shè)計(jì)與分析》可作為信息與通信工程、電子科學(xué)與技術(shù)、計(jì)算機(jī)科學(xué)與技術(shù)、控制科學(xué)與工程或相關(guān)專業(yè)的高年級(jí)本科生和研究生的教材，同時(shí)也是從事FPGA技術(shù)研究與微電子技術(shù)研究、生產(chǎn)及應(yīng)用的工程技術(shù)人員的重要參考書。另外，對于其他專業(yè)想了解高性能FPGA時(shí)序設(shè)計(jì)與分析的工程技術(shù)人員，也是一本很有價(jià)值的參考書。

作者簡介

暫缺《高性能FPGA系統(tǒng)：時(shí)序設(shè)計(jì)與分析》作者簡介

圖書目錄

第1章 FPGA設(shè)計(jì)流程概述
1.1 FPGA設(shè)計(jì)流程
1.1.1 需求定義階段
1.1.2 結(jié)構(gòu)設(shè)計(jì)階段
1.1.3 實(shí)現(xiàn)階段
1.1.4 驗(yàn)證階段
1.2 基于FPGA的SoPC設(shè)計(jì)方法
1.2.1 基于FPGA的典型SoPC開發(fā)流程
1.2.2 SoPC的開發(fā)環(huán)境
第2章 FPGA時(shí)序參數(shù)與時(shí)序路徑
2.1 時(shí)序參數(shù)定義與分析
2.1.1 時(shí)序電路的基本單元
2.1.2 時(shí)序電路的時(shí)間參數(shù)
2.1.3 同步設(shè)計(jì)
2.1.4 時(shí)鐘設(shè)計(jì)
2.1.5 毛刺消除
2.1.6 穩(wěn)態(tài)和亞穩(wěn)態(tài)
2.1.7 流水線與并行處理
2.1.8 路徑與路徑延遲
2.2 時(shí)鐘偏斜的概念及影響
2.2.1 負(fù)時(shí)鐘偏斜
2.2.2 正時(shí)鐘偏斜
2.2.3 采用時(shí)鐘分布技術(shù)降低時(shí)鐘偏斜
2.2.4 時(shí)鐘偏斜的時(shí)序分析
2.3 時(shí)鐘抖動(dòng)的概念及影響
2.3.1 時(shí)鐘抖動(dòng)的概念與產(chǎn)生機(jī)理
2.3.2 時(shí)鐘抖動(dòng)與相位噪聲
2.3.3 時(shí)鐘抖動(dòng)對模數(shù)轉(zhuǎn)換器性能的影響
2.3.4 降低時(shí)鐘抖動(dòng)的方法
2.4 時(shí)序路徑的分類
2.4.1 Clock-to-Setup路徑
2.4.2 Clock-to-Pad路徑
2.4.3 Clock Input路徑
2.4.4 Pad-to-Setup路徑
2.4.5 Setup-to-Clock-at-the-Pad路徑
2.4.6 Clock-Pad-to-Output-Pad路徑
2.4.7 Pad-to-Pad路徑
第3章 FPGA時(shí)序約束設(shè)計(jì)
3.1 時(shí)序約束前的設(shè)計(jì)要點(diǎn)
3.1.1 理解目標(biāo)器件的結(jié)構(gòu)和資源
3.1.2 理解目標(biāo)器件的時(shí)鐘資源
3.1.3 準(zhǔn)確定義性能要求
3.1.4 正確使用綜合工具及其控制屬性
3.1.5 正確使用實(shí)現(xiàn)工具及其控制屬性
3.1.6 評估關(guān)鍵路徑
3.1.7 使用Smart Guide保存設(shè)計(jì)結(jié)果
3.2 時(shí)序約束語法規(guī)則
3.2.1 FROM-THRU-TO約束
3.2.2 PERIOD約束
3.2.3 TIMESPEC約束
3.2.4 TNM約束
3.2.5 TNM_NET約束
3.2.6 TPSYNC約束
3.2.7 TPTHRU約束
3.2.8 TSidentifier約束
3.2.9 0FFSETIN約束
3.2.10 0FFSETOUT約束
3.2.11 TIG約束
3.3 時(shí)序約束分組
3.3.1 分組約束
3.3.2 使用TNM/TNM_NET屬性建立用戶定義時(shí)序分組
3.3.3 約束優(yōu)先級(jí)
3.4 時(shí)序約束方法
3.4.1 輸入路徑時(shí)序約束方法
3.4.2 寄存器到寄存器的時(shí)序約束方法
3.4.3 輸出路徑時(shí)序約束方法
3.4.4 時(shí)序例外
3.4.5 DLL/DCM/PLL/BUFR/PMCD元件的時(shí)序約束
第4章 FPGA時(shí)序約束分析
4.1 時(shí)序約束分析概述
4.2 PERIOD約束時(shí)序分析
4.2.1 PERIOD約束時(shí)序分析概述
4.2.2 PERIOD約束時(shí)序分析
4.3 FROM:TO約束時(shí)序分析
4.3.1 FROM:TO約束時(shí)序分析概述
4.3.2 FROM：TO約束時(shí)序分析規(guī)范
4.4 0FFSET約束時(shí)序分析
4.4.1 0FFSET約束時(shí)序分析概述
4.4.2 0FFSETIN約束時(shí)序分析
4.4.3 0FFSETOUT約束時(shí)序分析
4.5 時(shí)鐘偏斜分析
4.6 時(shí)鐘不確定度分析
4.7 改善性能的時(shí)序約束設(shè)計(jì)方法
4.8 利用時(shí)序分析器分析時(shí)序約束
4.8.1 Timing Analyzer概述
4.8.2 輸入偏移約束時(shí)序分析
4.8.3 創(chuàng)建和瀏覽時(shí)序分析報(bào)告
4.8.4 同步元件時(shí)序分析
4.8.5 輸出時(shí)序分析
4.8.6 時(shí)序例外約束分析
4.8.7 不受約束路徑分析
4.8.8 交叉探查分析
……
第5章 FPGA時(shí)序收斂流程
第6章面向時(shí)序性能的Spartan -3FPGA綜合技術(shù)
第7章面向時(shí)序性能的Virtex - 5/6FPGA綜合技術(shù)