基于Verilog HDL與Cadence的數(shù)字系統(tǒng)設(shè)計(jì)技術(shù)

定　價(jià)：￥29.50

作　者：	解本巨編
出版社：	清華大學(xué)出版社
叢編項(xiàng)：
標(biāo)　簽：	暫缺

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ISBN：	9787302314707	出版時(shí)間：	2013-05-01	包裝：	平裝
開(kāi)本：	16開(kāi)	頁(yè)數(shù)：	262	字?jǐn)?shù)：

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　　《基于VerilogHDL與Cadence的數(shù)字系統(tǒng)設(shè)計(jì)技術(shù)》是以EDA技術(shù)設(shè)計(jì)為出發(fā)點(diǎn)，專門(mén)針對(duì)各大高校信息、自動(dòng)化、計(jì)算機(jī)專業(yè)在校學(xué)生和在公司中初始學(xué)習(xí)硬件技術(shù)的開(kāi)發(fā)人員而編寫(xiě)的數(shù)字系統(tǒng)制版技術(shù)材料，主要目的是使讀者克服學(xué)習(xí)硬件開(kāi)發(fā)技術(shù)的困難，使學(xué)習(xí)硬件技術(shù)像學(xué)習(xí)軟件技術(shù)一樣簡(jiǎn)單?！痘赩erilogHDL與Cadence的數(shù)字系統(tǒng)設(shè)計(jì)技術(shù)》的技術(shù)開(kāi)發(fā)以邏輯代數(shù)的運(yùn)算、定理和化簡(jiǎn)方法為理論指導(dǎo)，研究原理圖設(shè)計(jì)方法，引入FPGA的開(kāi)發(fā)軟件QuartusⅡ9.1，在其中利用VerilogHDL設(shè)計(jì)實(shí)現(xiàn)電路常用芯片的開(kāi)發(fā)，可以在不必了解芯片內(nèi)部工作原理的基礎(chǔ)上，通過(guò)程序設(shè)計(jì)者的硬件行為描述獲得芯片及引腳的相關(guān)信息?！痘赩erilogHDL與Cadence的數(shù)字系統(tǒng)設(shè)計(jì)技術(shù)》選擇CadenceSPB16.3作為設(shè)計(jì)數(shù)字系統(tǒng)原理圖和電路板的軟件，用同一個(gè)數(shù)字系統(tǒng)實(shí)例說(shuō)明設(shè)計(jì)原理圖和制作電路板的連續(xù)過(guò)程：原理圖→網(wǎng)絡(luò)表→焊盤(pán)、封裝、制版→導(dǎo)入網(wǎng)絡(luò)表→布局→覆銅→布線→后處理→送廠家制版?！痘赩erilogHDL與Cadence的數(shù)字系統(tǒng)設(shè)計(jì)技術(shù)》可以作為嵌入式數(shù)字系統(tǒng)開(kāi)發(fā)的基礎(chǔ)技術(shù)設(shè)計(jì)指導(dǎo)書(shū)，是硬件制版技術(shù)快速入門(mén)的絕佳教材，為更多的硬件技術(shù)設(shè)計(jì)愛(ài)好者提供了廣闊的空間。

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圖書(shū)目錄

第1章數(shù)字系統(tǒng)設(shè)計(jì)基礎(chǔ)
1.1 邏輯代數(shù)
1.1.1 邏輯運(yùn)算
1.1.2 邏輯定理與化簡(jiǎn)
1.1.3 卡諾圖化簡(jiǎn)
1.2 組合邏輯電路設(shè)計(jì)
1.2.1 組合邏輯電路設(shè)計(jì)方法
1.2.2 3線-8線譯碼器設(shè)計(jì)
1.2.3 8路數(shù)據(jù)選擇器設(shè)計(jì)
1.2.4 七段顯示譯碼器設(shè)計(jì)
1.3 時(shí)序邏輯電路設(shè)計(jì)
1.3.1 時(shí)序電路的描述方法
1.3.2 觸發(fā)器
1.3.3 同步時(shí)序邏輯電路設(shè)計(jì)方法
1.3.4 異步時(shí)序邏輯電路設(shè)計(jì)方法
1.3.5 十進(jìn)制加法計(jì)數(shù)器設(shè)計(jì)
1.3.6 寄存器設(shè)計(jì)
1.4 基于Nios Ⅱ的FPGA技術(shù)
1.4.1 FPGA簡(jiǎn)介和工作原理
1.4.2 Nios Ⅱ軟核處理器

第2章硬件描述語(yǔ)言Verilog HDL與集成開(kāi)發(fā)環(huán)境
2.1 Verilog語(yǔ)言簡(jiǎn)介
2.2 Verilog HDL語(yǔ)法規(guī)則
2.2.1 標(biāo)識(shí)符
2.2.2 命令語(yǔ)句格式
2.2.3 數(shù)字值集合
2.2.4 變量與數(shù)據(jù)類型
2.2.5 運(yùn)算符與表達(dá)式
2.2.6 結(jié)構(gòu)語(yǔ)句
2.3 Verilog HDL建模
2.3.1 模塊結(jié)構(gòu)
2.3.2 時(shí)延
2.3.3 3種建模方式
2.3.4 模塊調(diào)用
2.4 編輯環(huán)境Quartus Ⅱ 9.1 與應(yīng)用
2.4.1 Quartus Ⅱ 9.1 安裝與編輯環(huán)境介紹
2.4.2 原理圖繪制
2.4.3 使用Verilog語(yǔ)言實(shí)現(xiàn)電路設(shè)計(jì)
2.5 Quartus Ⅱ 9.1 實(shí)現(xiàn)電路輸出仿真

第3章數(shù)字系統(tǒng)常用元件及實(shí)現(xiàn)
3.1 常用分立元件及電路
3.1.1 常用分立元件
3.1.2 電源電路的實(shí)現(xiàn)與設(shè)計(jì)
3.1.3 脈沖時(shí)序發(fā)生電路設(shè)計(jì)
3.2 組合元件的Verilog設(shè)計(jì)
3.2.1 數(shù)據(jù)通路的設(shè)計(jì)
3.2.2 運(yùn)算電路的設(shè)計(jì)
3.3 時(shí)序元件的Verilog設(shè)計(jì)
3.3.1 觸發(fā)器的設(shè)計(jì)
3.3.2 計(jì)數(shù)器的設(shè)計(jì)
3.3.3 寄存器的設(shè)計(jì)

第4章基于Cadence PCB的數(shù)字系統(tǒng)原理圖設(shè)計(jì)
4.1 Cadence SPB 16.3 安裝與簡(jiǎn)介
4.1.1 Cadence SPB 16.3 破解安裝步驟
4.1.2 Cadence SPB 16.3 簡(jiǎn)介
4.2 創(chuàng)建平面元件
4.3 原理圖設(shè)計(jì)
4.3.1 繪制原理圖
4.3.2 原理圖后續(xù)處理

第5章 PCB電路板制作
5.1 Allegro工作環(huán)境配置
5.1.1 整體繪圖參數(shù)設(shè)置
5.1.2 顏色的設(shè)置
5.1.3 格點(diǎn)參數(shù)設(shè)置
5.1.4 子集（層）選項(xiàng)設(shè)置
5.1.5 盲孔和埋孔的設(shè)置
5.1.6 自動(dòng)保存功能設(shè)置
5.2 焊盤(pán)與PCB封裝的建立
5.2.1 創(chuàng)建焊盤(pán)
5.2.2 創(chuàng)建元件封裝符號(hào)
5.2.3 100進(jìn)制可逆計(jì)數(shù)器電路焊盤(pán)的設(shè)計(jì)
5.2.4 100進(jìn)制可逆計(jì)數(shù)器電路封裝設(shè)計(jì)
5.3 電路板建立與設(shè)計(jì)規(guī)則的設(shè)置
5.3.1 使用電路板向?qū)Ы㈦娐钒?br /> 5.3.2 手動(dòng)建立電路板
5.3.3 導(dǎo)入網(wǎng)絡(luò)表
5.4 布局
5.4.1 電路板的規(guī)劃
5.4.2 元件的手工擺放
5.4.3 元件的快速擺放
5.4.4 生成報(bào)告文件
5.4.5 手工布局100進(jìn)制可逆計(jì)數(shù)電路板
5.4.6 自動(dòng)布局
5.5 覆銅
5.5.1 基本概念
5.5.2 為平面層建立覆銅區(qū)域
5.5.3 平面層分割
5.5.4 覆銅的編輯操作
5.6 布線
5.6.1 布線的原則
5.6.2 手動(dòng)布線
5.6.3 自動(dòng)布線
5.6.4 扇出布線
5.6.5 布線優(yōu)化

第6章電路板加工前的處理工作
6.1 PCB后續(xù)處理
6.1.1 自動(dòng)測(cè)試點(diǎn)的添加與修改
6.1.2 重命名元件序號(hào)
6.1.3 調(diào)整文字面
6.2 電路板加工前的準(zhǔn)備工作
6.2.1 設(shè)計(jì)的可裝配性檢查
6.2.2 建立絲印層
6.2.3 生成報(bào)告文件
6.2.4 建立和查看底片文件
6.2.5 向廠商提供文件
附錄A Cadence元件庫(kù)介紹
附錄B DRC檢測(cè)常見(jiàn)錯(cuò)誤
附錄C 74系列數(shù)字集成電路型號(hào)功能表
附錄D CMOS系列數(shù)字集成電路型號(hào)功能表
參考文獻(xiàn)