數(shù)字通信同步技術(shù)的MATLAB與FPGA實現(xiàn)

第1章 同步技術(shù)的概念及FPGA基礎(chǔ)
1.1 數(shù)字通信中的同步技術(shù)
1.2 同步技術(shù)的實現(xiàn)方法
1.2.1 兩種不同的實現(xiàn)原理
1.2.2 常用的工程實現(xiàn)途徑
1.3 FPGA概念及其在信號處理中的應用
1.3.1 基本概念及發(fā)展歷程
1.3.2 FPGA的結(jié)構(gòu)和工作原理
1.3.3 FPGA在數(shù)字信號處理中的應用
1.4 Xilinx器件簡介
1.4.1 Xilinx器件概況
1.4.2 Spartan系列器件
1.4.3 Virtex系列器件
1.5 設計語言及環(huán)境簡介
1.5.1 VHDL語言
1.5.2 ISE環(huán)境及綜合仿真工具
1.5.3 FPGA設計流程
1.5.4 MATLAB軟件
1.5.5 MATLAB與ISE的數(shù)據(jù)交互
1.6 小結(jié)
第2章 FPGA實現(xiàn)數(shù)字信號處理基礎(chǔ)
2.1 FPGA中數(shù)的表示
2.1.1 萊布尼茲與二進制
2.1.2 定點數(shù)表示
2.1.3 浮點數(shù)表示
2.2 FPGA中數(shù)的運算
2.2.1 加/減法運算
2.2.2 乘法運算
2.2.3 除法運算
2.2.4 有效數(shù)據(jù)位的計算
2.3 有限字長效應
2.3.1 字長效應的產(chǎn)生因素
2.3.2 A/D變換的字長效應
2.3.3 系統(tǒng)運算中的字長效應
2.4 FPGA中的常用處理模塊
2.4.1 乘法器模塊
2.4.2 除法器模塊
2.4.3 浮點運算模塊
2.4.4 濾波器模塊
2.4.5 數(shù)字頻率器模塊
2.5 小結(jié)
第3章 鎖相技術(shù)原理及應用
3.1 鎖相環(huán)的工作原理
3.1.1 鎖相環(huán)路的模型
3.1.2 鎖定與跟蹤的概念
3.1.3 環(huán)路的基本性能要求
3.2 鎖相環(huán)的組成
3.2.1 鑒相器
3.2.2 環(huán)路濾波器
3.2.3 壓控振蕩器
3.3 鎖相環(huán)路的動態(tài)方程
3.3.1 非線性相位模型
3.3.2 線性相位模型
3.3.3 環(huán)路的傳遞函數(shù)
3.4 鎖相環(huán)路的性能分析
3.4.1 暫態(tài)信號響應
3.4.2 環(huán)路的頻率響應
3.4.3 環(huán)路的穩(wěn)定性
3.4.4 非線性跟蹤性能
3.4.5 環(huán)路的捕獲性能
3.4.6 環(huán)路的噪聲性能
3.5 鎖相環(huán)路的應用
3.5.1 環(huán)路的兩種跟蹤狀態(tài)
3.5.2 調(diào)頻解調(diào)器
3.5.3 調(diào)相解調(diào)器
3.5.4 調(diào)幅信號的相干解調(diào)
3.5.5 鎖相調(diào)頻器
3.5.6 鎖相調(diào)相器
3.6 小結(jié)
第4章 載波同步的FPGA實現(xiàn)
4.1 載波同步的原理
4.1.1 載波同步的概念及實現(xiàn)方法
4.1.2 鎖相環(huán)的工作方式
4.2 鎖相環(huán)路的數(shù)字化模型
4.2.1 數(shù)字鑒相器
4.2.2 數(shù)字環(huán)路濾波器
4.2.3 數(shù)字控制振蕩器
4.2.4 數(shù)字環(huán)路的動態(tài)方程
4.3 輸入信號建模與仿真
4.3.1 工程實例需求
4.3.2 輸入信號模型
4.3.3 輸入信號的MATLAB仿真
4.4 載波同步環(huán)的參數(shù)設計
4.4.1 總體性能參數(shù)設計
4.4.2 數(shù)字鑒相器設計
4.4.3 環(huán)路濾波器及數(shù)控振蕩器設計
4.5 載波同步環(huán)的FPGA實現(xiàn)
4.5.1 頂層模塊的VHDL實現(xiàn)
4.5.2 IIR低通濾波器的VHDL實現(xiàn)
4.5.3 環(huán)路濾波器的VHDL實現(xiàn)
4.5.4 同步環(huán)路的FPGA實現(xiàn)
4.6 載波同步環(huán)的仿真測試
4.6.1 測試激勵的VHDL設計
4.6.2 單載波輸入信號的仿真測試
4.6.3 調(diào)幅波輸入信號的仿真測試
4.6.4 關(guān)于載波環(huán)路參數(shù)的討論
4.7 小結(jié)
第5章 抑制載波同步的FPGA實現(xiàn)
5.1 抑制載波同步的原理
5.1.1 平方環(huán)工作原理
5.1.2 同相正交環(huán)工作原理
5.1.3 判決反饋環(huán)工作原理
5.2 輸入信號建模與仿真
5.2.1 工程實例需求
5.2.2 DPSK調(diào)制原理及信號特征
5.2.3 DPSK信號傳輸模型及仿真
5.3 平方環(huán)的FPGA實現(xiàn)
5.3.1 改進的平方環(huán)原理
5.3.2 環(huán)路性能參數(shù)設計
5.3.3 帶通濾波器設計
5.3.4 頂層模塊的VHDL實現(xiàn)
5.3.5 帶通濾波器的VHDL實現(xiàn)
5.3.6 其他模塊的VHDL實現(xiàn)
5.3.7 FPGA實現(xiàn)后的仿真測試
5.4 同相正交環(huán)的FPGA實現(xiàn)
5.4.1 環(huán)路性能參數(shù)設計
5.4.2 低通濾波器VHDL實現(xiàn)
5.4.3 其他模塊的VHDL實現(xiàn)
5.4.4 頂層模塊的VHDL實現(xiàn)
5.4.5 FPGA實現(xiàn)后的仿真測試
5.4.6 同相支路的判決及碼型變換
5.5 判決反饋環(huán)的FPGA實現(xiàn)
5.5.1 環(huán)路性能參數(shù)設計
5.5.2 頂層模塊的VHDL實現(xiàn)
5.5.3 積分判決模塊的VHDL實現(xiàn)
5.5.4 FPGA實現(xiàn)后的仿真測試
5.6 小結(jié)
第6章 自動頻率控制的FPGA實現(xiàn)
6.1 自動頻率控制的概念
6.2 最大似然頻偏估計的FPGA實現(xiàn)
6.2.1 最大似然頻偏估計的原理
6.2.2 最大似然頻偏估計的MATLAB仿真
6.2.3 頻偏估計的FPGA實現(xiàn)方法
6.2.4 CORDIC核的使用
6.2.5 頂層文件的VHDL實現(xiàn)
6.2.6 頻偏估計模塊的VHDL實現(xiàn)
6.2.7 FPGA實現(xiàn)及仿真測試
6.3 基于FFT載頻估計的FPGA實現(xiàn)
6.3.1 離散傅里葉變換
6.3.2 FFT算法原理及MATLAB仿真
6.3.3 FFT核的使用
6.3.4 輸入信號建模與MATLAB仿真
6.3.5 基于FFT載頻估計的VHDL實現(xiàn)
6.3.6 FPGA實現(xiàn)及仿真測試
6.4 FSK信號調(diào)制解調(diào)原理
6.4.1 數(shù)字頻率調(diào)制
6.4.2 FSK信號的MATLAB仿真
6.4.3 FSK相干解調(diào)原理
6.4.4 AFC環(huán)解調(diào)FSK信號的原理
6.5 AFC環(huán)的FPGA實現(xiàn)
6.5.1 環(huán)路參數(shù)設計
6.5.2 頂層模塊的VHDL實現(xiàn)
6.5.3 鑒頻器模塊的VHDL實現(xiàn)
6.5.4 FPGA實現(xiàn)及仿真測試
6.6 小結(jié)
第7章 位同步技術(shù)的FPGA實現(xiàn)
7.1 位同步的概念及實現(xiàn)方法
7.1.1 位同步的概念
7.1.2 濾波法提取位同步
7.1.3 數(shù)字鎖相環(huán)位同步法
7.2 微分型位同步的FPGA實現(xiàn)
7.2.1 微分型位同步的原理
7.2.2 頂層模塊的VHDL實現(xiàn)
7.2.3 雙相時鐘信號的VHDL實現(xiàn)
7.2.4 微分鑒相模塊的VHDL實現(xiàn)
7.2.5 單穩(wěn)觸發(fā)器的VHDL實現(xiàn)
7.2.6 控制及分頻模塊的VHDL實現(xiàn)
7.2.7 位同步形成及移相模塊的VHDL實現(xiàn)
7.2.8 FPGA實現(xiàn)及仿真測試
7.3 積分型位同步的FPGA實現(xiàn)
7.3.1 積分型位同步的原理
7.3.2 頂層模塊的VHDL實現(xiàn)
7.3.3 積分模塊的VHDL實現(xiàn)
7.3.4 鑒相模塊的VHDL實現(xiàn)
7.3.5 FPGA實現(xiàn)及仿真測試
7.4 改進位同步技術(shù)的FPGA實現(xiàn)
7.4.1 正交支路積分輸出門限判決法
7.4.2 數(shù)字式濾波器法的工作原理
7.4.3 隨機徘徊濾波器的VHDL實現(xiàn)
7.4.4 隨機徘徊濾波器的仿真測試
7.4.5 改進的數(shù)字濾波器工作原理
7.4.6 改進濾波器的VHDL實現(xiàn)
7.5 小結(jié)
第8章 幀同步技術(shù)的FPGA實現(xiàn)
8.1 異步傳輸與同步傳輸?shù)母拍?br />8.1.1 異步傳輸?shù)母拍?br />8.1.2 同步傳輸?shù)母拍?br />8.1.3 異步傳輸與同步傳輸?shù)膮^(qū)別
8.2 起止式同步的FPGA實現(xiàn)
8.2.1 RS-232串口通信協(xié)議
8.2.2 頂層模塊的VHDL實現(xiàn)
8.2.3 時鐘模塊的VHDL實現(xiàn)
8.2.4 數(shù)據(jù)接收模塊的VHDL實現(xiàn)
8.2.5 數(shù)據(jù)發(fā)送模塊的VHDL實現(xiàn)
8.2.6 FPGA實現(xiàn)及仿真測試
8.3 幀同步碼組及其檢測原理
8.3.1 幀同步碼組的選擇
8.3.2 間隔式插入法的檢測原理
8.3.3 連貫式插入法的檢測原理
8.3.4 幀同步的幾種狀態(tài)
8.4 連貫式插入法幀同步的FPGA實現(xiàn)
8.4.1 實例要求及總體模塊設計
8.4.2 搜索模塊的VHDL實現(xiàn)及仿真
8.4.3 校核模塊的VHDL實現(xiàn)及仿真
8.4.4 同步模塊的VHDL實現(xiàn)及仿真
8.4.5 幀同步系統(tǒng)的FPGA實現(xiàn)及仿真
8.5 小結(jié)
參考文獻