EDA技術(shù)與VHDL（第4版）

第1章 eda技術(shù)概述
1.1 eda技術(shù)
1.2 eda技術(shù)應用對象
1.3 硬件描述語言vhdl
1.4 eda技術(shù)的優(yōu)勢
1.5 面向fpga的eda開發(fā)流程
1.5.1 設計輸入
1.5.2 綜合
1.5.3 適配(布線布局)
1.5.4 仿真
1.5.5 rtl描述
1.6 可編程邏輯器件
1.6.1 pld的分類
1.6.2 prom可編程原理
1.6.3 gal
1.7 cpld的結(jié)構(gòu)與可編程原理
1.8 fpga的結(jié)構(gòu)與工作原理
1.8.1 查找表邏輯結(jié)構(gòu)
1.8.2 cyclone iii系列器件的結(jié)構(gòu)原理
1.9 硬件測試技術(shù)
1.9.1 內(nèi)部邏輯測試
1.9.2 jtag邊界掃描測試
1.10 編程與配置
1.11 quartus ii
1.12 ip核
1.13 eda的發(fā)展趨勢
習題 第2章 vhdl程序結(jié)構(gòu)與數(shù)據(jù)對象
2.1 vhdl程序結(jié)構(gòu)
2.2 vhdl程序基本構(gòu)建
2.2.1 實體和端口模式
2.2.2 結(jié)構(gòu)體
2.2.3 庫和庫的種類
2.2.4 庫和程序包的調(diào)用方法
2.2.5 配置
2.3 vhdl文字規(guī)則
2.3.1 數(shù)字
2.3.2 字符串
2.3.3 關(guān)鍵詞
2.3.4 標識符及其表述規(guī)則
2.3.5 文件取名和存盤
2.3.6 規(guī)范的程序書寫格式
2.4 vhdl數(shù)據(jù)對象
2.4.1 常數(shù)
2.4.2 變量
2.4.3 信號
習題 第3章 vhdl數(shù)據(jù)類型與順序語句
3.1 vhdl數(shù)據(jù)類型
3.1.1 bit和bit_vector類型
3.1.2 std_logic和std_logic_vector類型
3.1.3 整數(shù)類型integer
3.1.4 布爾數(shù)據(jù)類型boolean
3.1.5 signed和unsigned類型
3.1.6 其他預定義類型
3.1.7 數(shù)據(jù)類型轉(zhuǎn)換函數(shù)
3.2 vhdl最常用的順序語句
3.2.1 賦值語句
3.2.2 case語句
3.2.3 process語句
3.2.4 并置操作符&
3.2.5 if語句
3.3 if語句使用示例
3.3.1 d觸發(fā)器的vhdl描述
3.3.2 含異步復位和時鐘使能的d觸發(fā)器的vhdl描述
3.3.3 基本鎖存器的vhdl描述
3.3.4 含清0控制的鎖存器的vhdl描述
3.3.5 vhdl實現(xiàn)時序電路的不同表述方式
3.3.6 4位二進制加法計數(shù)器設計
3.3.7 計數(shù)器更常用的vhdl表達方式
3.3.8 實用計數(shù)器的vhdl設計
3.3.9 含同步并行預置功能的8位移位寄存器設計
3.3.10 優(yōu)先編碼器設計
3.4 vhdl其他順序語句
3.4.1 loop循環(huán)語句
3.4.2 next語句
3.4.3 exit語句
3.4.4 wait語句
3.4.5 generic參數(shù)定義語句
3.4.6 report語句
3.4.7 斷言語句
3.4.8 端口數(shù)據(jù)含1個數(shù)統(tǒng)計電路模塊設計
習題 第4章 時序仿真與硬件實現(xiàn)
4.1 vhdl程序輸入與仿真測試
4.1.1 編輯和輸入設計文件
4.1.2 創(chuàng)建工程
4.1.3 全程編譯前約束項目設置
4.1.4 全程綜合與編譯
4.1.5 仿真測試
4.1.6 rtl圖觀察器應用
4.2 引腳鎖定與硬件測試
4.2.1 引腳鎖定
4.2.2 編譯文件下載
4.2.3 jtag間接編程模式
4.2.4 usb-blaster驅(qū)動程序安裝方法
4.3 電路原理圖設計流程
4.3.1 用原理圖輸入方式設計半加器
4.3.2 完成全加器頂層設計
4.3.3 對全加器進行時序仿真和硬件測試
4.4 利用屬性表述實現(xiàn)引腳鎖定
4.5 宏模塊邏輯功能查詢
4.6 signaltap ii的使用方法
4.7 編輯signaltap ii的觸發(fā)信號
習題
實驗與設計
實驗4-1 多路選擇器設計實驗
實驗4-2 十六進制7段數(shù)碼顯示譯碼器設計
實驗4-3 計數(shù)器設計實驗
實驗4-4 硬件消抖動電路設計
實驗4-5 應用宏模塊設計數(shù)字頻率計
實驗4-6 數(shù)碼掃描顯示電路設計
實驗4-7 串行靜態(tài)顯示控制電路設計
實驗4-8 不同類型的移位寄存器設計實驗 第5章 vhdl并行語句
5.1 并行信號賦值語句
5.1.1 簡單信號賦值語句
5.1.2 條件信號賦值語句
5.1.3 選擇信號賦值語句
5.1.4 塊語句
5.1.5 元件例化語句
5.1.6 全加器設計與例化語句應用
5.1.7 生成語句
5.1.8 generic參數(shù)傳遞映射語句及其使用方法
5.1.9 數(shù)據(jù)類型定義語句
5.1.10 vhdl的存儲器描述
5.1.11 信號屬性及屬性函數(shù)
5.2 vhdl運算操作符
5.2.1 邏輯操作符
5.2.2 關(guān)系操作符
5.2.3 算術(shù)操作符
5.2.4 省略賦值操作符
5.3 keep屬性應用
5.4 signalprobe使用方法
習題
實驗與設計
實驗5-1 8位加法器設計實驗
實驗5-2 高速硬件除法器設計
實驗5-3 移位相加型8位硬件乘法器設計
實驗5-4 基于vhdl代碼的頻率計設計
實驗5-5 vga彩條信號顯示控制電路設計 第6章 lpm宏模塊應用
6.1 lpm計數(shù)器模塊調(diào)用
6.1.1 計數(shù)器模塊文本的調(diào)用與參數(shù)設置
6.1.2 創(chuàng)建工程與仿真測試
6.2 乘法器的vhdl代碼表述和相關(guān)屬性設置
6.3 lpm 隨機存儲器的設置和調(diào)用
6.3.1 存儲器初始化文件
6.3.2 lpm_ram的設置和調(diào)用
6.3.3 仿真測試ram宏模塊
6.3.4 存儲器配置文件屬性定義和結(jié)構(gòu)設置
6.4 lpm_rom的定制和使用示例
6.4.1 lpm_rom的定制調(diào)用和測試
6.4.2 簡易正弦信號發(fā)生器設計
6.4.3 正弦信號發(fā)生器硬件實現(xiàn)和測試
6.5 在系統(tǒng)存儲器數(shù)據(jù)讀寫編輯器應用
6.6 lpm嵌入式鎖相環(huán)調(diào)用
6.7 in-system sources and probes editor使用方法
6.8 dds實現(xiàn)原理與應用
6.8.1 dds原理
6.8.2 dds信號發(fā)生器設計示例
習題
實驗與設計
實驗6-1 查表式硬件運算器設計
實驗6-2 正弦信號發(fā)生器設計
實驗6-3 dds正弦信號發(fā)生器設計
實驗6-4 簡易邏輯分析儀設計
實驗6-5 移相信號發(fā)生器設計
實驗6-6 vga簡單圖像顯示控制模塊設計
實驗6-7 am幅度調(diào)制信號發(fā)生器設計 第7章 vhdl設計深入
7.1 進程中的信號賦值與變量賦值
7.2 含高阻輸出的電路設計
7.2.1 三態(tài)門設計
7.2.2 雙向端口的設計方法
7.2.3 三態(tài)總線電路設計
7.3 資源優(yōu)化
7.3.1 資源共享
7.3.2 邏輯優(yōu)化
7.3.3 串行化
7.4 速度優(yōu)化
7.4.1 流水線設計
7.4.2 關(guān)鍵路徑法
7.5 仿真延時
7.5.1 固有延時
7.5.2 傳輸延時
7.5.3 仿真δ
習題
實驗與設計
實驗7-1 4x4陣列鍵盤鍵信號檢測電路設計
實驗7-2 樂曲硬件演奏電路設計
實驗7-3 ps2鍵盤控制模型電子琴電路設計
實驗7-4 直流電機綜合測控系統(tǒng)設計
實驗7-5 spwm脈寬調(diào)制控制系統(tǒng)設計
實驗7-6 vga動畫圖像顯示控制電路設計 第8章 vhdl狀態(tài)機設計與應用
8.1 vhdl狀態(tài)機的一般形式
8.1.1 狀態(tài)機的特點與優(yōu)勢
8.1.2 vhdl狀態(tài)機的一般結(jié)構(gòu)
8.1.3 狀態(tài)機設計初始約束與表述
8.2 moore型狀態(tài)機的設計
8.2.1 多進程狀態(tài)機
8.2.2 序列檢測器之狀態(tài)機設計
8.3 mealy型狀態(tài)機的設計
8.4 狀態(tài)編碼
8.4.1 直接輸出型編碼
8.4.2 順序編碼
8.4.3 一位熱碼狀態(tài)編碼
8.4.4 狀態(tài)編碼設置
8.5 安全狀態(tài)機設計
8.5.1 程序直接導引法
8.5.2 狀態(tài)編碼監(jiān)測法
8.5.3 借助eda優(yōu)化控制工具生成安全狀態(tài)機
習題
實驗與設計
實驗8-1 序列檢測器設計
實驗8-2 并行adc采樣控制電路實現(xiàn)與硬件驗證
實驗8-3 數(shù)據(jù)采集模塊設計
實驗8-4 五功能智能邏輯筆設計
實驗8-5 串行adc/dac采樣或信號輸出控制電路設計 第9章 基于vhdl的實用cpu創(chuàng)新設計
9.1 kx9016的結(jié)構(gòu)與特色
9.2 kx9016基本硬件系統(tǒng)設計
9.2.1 單步節(jié)拍發(fā)生模塊
9.2.2 運算器
9.2.3 比較器
9.2.4 基本寄存器與寄存器陣列組
9.2.5 移位器
9.2.6 程序與數(shù)據(jù)存儲器
9.3 kx9016v1指令系統(tǒng)設計
9.3.1 指令格式
9.3.2 指令操作碼
9.3.3 軟件程序設計實例
9.3.4 kx9016 v1控制器設計
9.3.5 指令設計實例詳解
9.4 kx9016的時序仿真與硬件測試
9.4.1 時序仿真與指令執(zhí)行波形分析
9.4.2 cpu工作情況的硬件測試
9.5 kx9016應用程序設計實例和系統(tǒng)優(yōu)化
9.5.1 除法算法及其硬件實現(xiàn)
9.5.2 乘法算法及其硬件實現(xiàn)
9.5.3 kx9016v1的硬件系統(tǒng)優(yōu)化
習題
實驗與設計
實驗9-1 16位cpu驗證性設計綜合實驗
實驗9-2 新指令設計及程序測試實驗
實驗9-3 16位cpu的優(yōu)化設計與創(chuàng)新
實驗9-4 cpu創(chuàng)新設計競賽 第10章 vhdl test bench仿真
10.1 vhdl行為仿真流程
10.2 vhdl測試基準實例
10.3 vhdl test bench測試流程
10.4 vhdl子程序
10.4.1 函數(shù)
10.4.2 重載函數(shù)
10.4.3 決斷函數(shù)
10.4.4 過程
10.4.5 重載過程
10.4.6 子程序調(diào)用語句
10.4.7 return語句
10.4.8 并行過程調(diào)用語句
10.5 vhdl程序包
習題
實驗與設計 第11章 dsp buider設計初步
11.1 matlab/dsp builder及其設計流程
11.2 正弦信號發(fā)生器設計
11.2.1 建立設計模型
11.2.2 simulink模型仿真
11.2.3 signalcompiler使用方法
11.2.4 使用modelsim進行rtl級仿真
11.2.5 使用quartus ii實現(xiàn)時序仿真
11.2.6 硬件測試與硬件實現(xiàn)
11.3 dsp builder層次化設計
11.4 基于dsp builder的dds設計
11.4.1 dds模塊設計
11.4.2 fsk調(diào)制器設計
11.4.3 正交信號發(fā)生器設計
11.4.4 數(shù)控移相信號發(fā)生器設計
11.4.5 幅度調(diào)制信號發(fā)生器設計
11.5 數(shù)字編碼與譯碼器設計
11.5.1 偽隨機序列
11.5.2 幀同步檢出
11.6 hil硬件仿真
習題
實驗與設計
實驗11-1 利用matlab/dsp builder設計基本電路模塊
實驗11-2 基于dsp builder的dds應用模型設計
實驗11-3 編譯碼器設計實驗
實驗11-4 hil硬件環(huán)仿真實驗
實驗11-5 dsp builder狀態(tài)機應用實驗 第12章 dsp builder設計深入
12.1 fir數(shù)字濾波器設計
12.1.1 fir濾波器原理
12.1.2 使用dsp builder設計fir濾波器
12.1.3 使用matlab的濾波器設計工具
12.1.4 使用fir ip core設計fir濾波器
12.2 hdl模塊插入仿真與設計
12.3 正交幅度調(diào)制與解調(diào)模型設計
12.4 nco ip核應用
12.5 基于ip的數(shù)字編譯碼器設計
習題
實驗與設計
實驗12-1 fir數(shù)字濾波器設計實驗
實驗12-2 編譯碼器與調(diào)制解調(diào)模塊設計實驗
實驗12-3 hdl import模塊應用實驗
附錄a eda開發(fā)系統(tǒng)及相關(guān)軟硬件
參考文獻