VHDL數(shù)字電路設(shè)計(jì)教程

第1章　緒論
1.1　VHDL的發(fā)展
1.2　VHDL的特點(diǎn)
1.3　VHDL設(shè)計(jì)流程
1.3.1　接受設(shè)計(jì)任務(wù)
1.3.2　確定功能要求
1.3.3　進(jìn)行設(shè)計(jì)
1.3.4　源代碼模擬
1.3.5　綜合、優(yōu)化和布局布線
1.3.6　布局布線后的設(shè)計(jì)模擬
1.3.7　器件編程
1.4　VHDL綜合工具
1.4.1　QuartusⅡ綜合工具
1.4.2　ISE綜合工具
1.4.3　ModelSim仿真工具
1.5　CPLD和FPGA概述
1.5.1　GAL元件
1.5.2　CPLD
1.5.3　FPGA

第2章　VHDL語(yǔ)法基礎(chǔ)
2.1　VHDL描述結(jié)構(gòu)
2.1.1　庫(kù)描述
2.1.2　實(shí)體
2.1.3　結(jié)構(gòu)體
2.2　結(jié)構(gòu)體的描述
2.3　進(jìn)程
2.3.1　進(jìn)程語(yǔ)句的格式
2.3.2　進(jìn)程的敏感表
2.4　VHDL數(shù)據(jù)對(duì)象
2.4.1　信號(hào)
2.4.2　變量
2.4.3　常量
2.4.4　TO和DOWNTO關(guān)鍵字

第3章　數(shù)據(jù)類型
3.1　基本數(shù)據(jù)類型
3.1.1　整型數(shù)據(jù)(INTEGER)
3.1.2　實(shí)型數(shù)據(jù)(REAL & FLOATING)
3.1.3　位和位矢量(BIT & BIT_VECTOR)
3.1.4　布爾類型數(shù)據(jù)(BOOLEAN)
3.1.5　字符與字符串(CHARACTER & STRING)
3.1.6　物理類型(PHYSICAL)
3.1.7　自然數(shù)和正整數(shù)(NATURAL & POSITIVE)
3.2　自定義數(shù)據(jù)類型
3.2.1　枚舉類型
3.2.2　整數(shù)類型
3.2.3　實(shí)數(shù)類型和浮點(diǎn)類型
3.2.4　數(shù)組類型
3.2.5　存取類型
3.2.6　文件類型
3.2.7　記錄類型(RECORD)
3.2.8　時(shí)間類型(TIME)
3.3　數(shù)據(jù)類型轉(zhuǎn)換
3.3.1使用轉(zhuǎn)換函數(shù)
3.3.2　使用類型標(biāo)記法轉(zhuǎn)換數(shù)據(jù)類型

第4章　VHDL操作符及屬性
4.1　VHDL操作符
4.1.1　賦值操作符
4.1.2　邏輯操作符
4.1.3　算術(shù)操作符
4.1.4　關(guān)系操作符
4.1.5　移位操作符
4.1.6　連接操作符
4.1.7　操作符重載
4.2　VHDL的屬性
4.2.1　預(yù)定義屬性
4.2.2　值類型屬性
4.2.3　函數(shù)類型屬性
4.2.4　信號(hào)類型屬性
4.2.5　TYPE類型屬性
4.2.6　RANGE類型屬性
4.2.7　用戶自定義屬性
4.3　GENERIC參數(shù)傳遞
4.4　VHDL設(shè)計(jì)實(shí)例
4.4.1　十六進(jìn)制7段譯碼器
4.4.2　16位乘16位的乘法器
4.4.3　波形發(fā)生器

第5章　VHDL中的順序語(yǔ)句
5.1　信號(hào)賦值語(yǔ)句和變量賦值語(yǔ)句
5.2　WAIT語(yǔ)句
5.2.1　WAIT ON
5.2.2　WAIT UNTIL
5.2.3　WAIT FOR
5.2.4　多條件等待語(yǔ)句
5.2.5　超時(shí)等待的處理
5.3　IF語(yǔ)句
5.4　CASE語(yǔ)句
5.5　LOOP語(yǔ)句
5.5.1　FOR LOOP循環(huán)
5.5.2　WHILE LOOP循環(huán)
5.6　NEXT語(yǔ)句
5.7　EXIT語(yǔ)句
5.8　RETURN語(yǔ)句
5.9　NULL語(yǔ)句
5.10　過程調(diào)用語(yǔ)句
5.11　斷言語(yǔ)句
5.12　REPORT語(yǔ)句

第6章　VHDL中的并行語(yǔ)句
6.1　進(jìn)程語(yǔ)句
6.2　塊語(yǔ)句
6.3　并行信號(hào)代入語(yǔ)句
6.3.1　并發(fā)信號(hào)代入語(yǔ)句
6.3.2　條件信號(hào)代入語(yǔ)句
6.3.3　選擇信號(hào)代入語(yǔ)句
6.4　并行斷言語(yǔ)句
6.5　并行過程調(diào)用語(yǔ)句
6.6　參數(shù)傳遞語(yǔ)句
6.7　元件例化語(yǔ)句
6.8　生成語(yǔ)句
6.8.1　FOR-GENERATE模式的生成語(yǔ)句
6.8.2　IF-GENERATE模式

第7章　VHDL子程序和元件例化
7.1　程序包
7.1.1　程序包的說(shuō)明
7.1.2　程序包體的描述
7.1.3　程序包的使用
7.2　層次化建模和元件例化
7.2.1　層次化建模
7.2.2　元件聲明
7.2.3　端口映射
7.2.4　GENERIC映射
7.3　函數(shù)和過程
7.3.1　函數(shù)
7.3.2　全局函數(shù)和局部函數(shù)
7.3.3　過程
7.3.4　全局過程和局部過程
7.3.5　子程序的重載
7.3.6　函數(shù)和過程的比較
7.4　元件配置和子程序應(yīng)用實(shí)例
7.4.1　元件例化實(shí)例
7.4.2　函數(shù)應(yīng)用實(shí)例

第8章　組合邏輯電路設(shè)計(jì)
8.1　門電路
8.1.1　二輸入與門電路
8.1.2　二輸入或門電路
8.1.3　二輸入與非門電路
8.1.4　二輸入或非門電路
8.1.5　反相門電路
8.1.6　二輸入異或門電路
8.1.7　三輸入與非門電路
8.2　編碼器和譯碼器
8.2.1　編碼器
8.2.2　譯碼器
8.3　多路選擇器
8.4　運(yùn)算器
8.4.1　比較器
8.4.2　加法器
8.4.3　求補(bǔ)器
8.5　三態(tài)門

第9章　時(shí)序邏輯電路的設(shè)計(jì)
9.1　觸發(fā)器
9.1.1　D觸發(fā)器
9.1.2　JK觸發(fā)器
9.1.3　T觸發(fā)器
9.1.4　鎖存器
9.2　寄存器和移位寄存器
9.2.1　寄存器
9.2.2　移位寄存器
9.3　計(jì)數(shù)器
9.3.1　同步計(jì)數(shù)器
9.3.2　異步計(jì)數(shù)器
9.4　分頻器

第10章　有限狀態(tài)機(jī)
10.1　有限狀態(tài)機(jī)概述
10.2　有限狀態(tài)機(jī)的建模
10.2.1　狀態(tài)的處理
10.2.2　模型的構(gòu)建
10.3　狀態(tài)編碼
10.3.1　順序碼
10.3.2　枚舉類型的編碼
10.3.3　一位有效編碼
10.3.4　綜合工具的設(shè)置
10.3.5　定義編碼方式的語(yǔ)法格式
10.3.6　初始化有限狀態(tài)機(jī)
10.4　有限狀態(tài)機(jī)的設(shè)計(jì)實(shí)例
10.4.1　Moore有限狀態(tài)機(jī)
10.4.2　Mealy有限狀態(tài)機(jī)
10.4.3　交通信號(hào)燈
10.4.4　硬幣兌換機(jī)

第11章　擴(kuò)頻通信技術(shù)
11.1　分頻器
11.1.1　偶數(shù)分頻器的設(shè)計(jì)
11.1.2　奇數(shù)分頻器的設(shè)計(jì)
11.1.3　半整數(shù)分頻器的設(shè)計(jì)
11.1.4　大數(shù)目分頻器的設(shè)計(jì)
11.2　循環(huán)冗余校驗(yàn)(CRC)
11.2.1　CRC的基本原理
11.2.2　CRC的實(shí)現(xiàn)方法
11.2.3　CRC程序的實(shí)現(xiàn)
11.3　快速加法器
11.3.1　并行加法器
11.3.2　流水線加法器

第12章　SAP-1 CPU電路設(shè)計(jì)
12.1　SAP-1 CPU及計(jì)算機(jī)的組成結(jié)構(gòu)簡(jiǎn)介
12.2　SAP-1 CPU指令、尋址法、程序設(shè)計(jì)
12.3　16×8的ROM設(shè)計(jì)與仿真
12.4　SAP-1 CPU設(shè)計(jì)與仿真
12.4.1　SAP-1指令周期
12.4.2　SAP-1 CPU設(shè)計(jì)
12.4.3　CPU設(shè)計(jì)的完整代碼

參考文獻(xiàn)