SystemVerilog數(shù)字系統(tǒng)設(shè)計(jì)

定　價(jià)：￥39.00

作　者：	（英）茨沃林斯基著，夏宇聞譯
出版社：	電子工業(yè)出版社
叢編項(xiàng)：
標(biāo)　簽：	行業(yè)軟件及應(yīng)用

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ISBN：	9787121124563	出版時(shí)間：	2011-02-01	包裝：	平裝
開本：	16開	頁(yè)數(shù)：	262	字?jǐn)?shù)：

內(nèi)容簡(jiǎn)介

　　SystemVerilog是21世紀(jì)電子設(shè)計(jì)師必須掌握的最重要的語(yǔ)言之一，因?yàn)樗窃O(shè)計(jì)／驗(yàn)證現(xiàn)代復(fù)雜電子系統(tǒng)核心芯片的至關(guān)重要的手段。本書講授用SystemVerilog語(yǔ)言設(shè)計(jì)／驗(yàn)證數(shù)字系統(tǒng)的基本概念和具體方法。在介紹基本語(yǔ)法的基礎(chǔ)上，闡述了如何使用RTL級(jí)的SystemVerilog構(gòu)成可綜合的數(shù)字電路／組件／系統(tǒng)，以及如何使用行為級(jí)的SystemVerilog搭建測(cè)試平臺(tái)對(duì)設(shè)計(jì)進(jìn)行驗(yàn)證。本書針對(duì)的讀者群是電子、自動(dòng)化和計(jì)算機(jī)工程專業(yè)的本科生與研究生，本書也適合已經(jīng)掌握Verilog和VHDL硬件描述語(yǔ)言的工程師自學(xué)新一代的數(shù)字系統(tǒng)設(shè)計(jì)／驗(yàn)證語(yǔ)言。

作者簡(jiǎn)介

　　是英國(guó)南安普頓大學(xué)電子與計(jì)算機(jī)科學(xué)學(xué)院的全職教授。他是Digital system Design with VHDL一書的作者，該書已被翻譯成四種語(yǔ)言，并被全世界的許多所大學(xué)選為教材。Zwolinski教授在技術(shù)雜志上曾發(fā)表過120多篇論文。20多年來(lái)，他一直教授大學(xué)本科生和研究生的數(shù)字設(shè)計(jì)與設(shè)計(jì)自動(dòng)化等課程。

圖書目錄

第1章　序言
　1．1　現(xiàn)代數(shù)字設(shè)計(jì)
　1．2　使用硬件描述語(yǔ)言進(jìn)行設(shè)計(jì)
　　1．2．1　設(shè)計(jì)自動(dòng)化
　　1．2．2　什么是SystemVerilog　
　　1．2．3　什么是VHDL
　　1．2．4　仿真
　　1．2．5　綜合
　　1．2．6　可重用性
　　1．2．7　驗(yàn)證
　　1．2．8　設(shè)計(jì)流程
　　1．3　CMOS技術(shù)
　　1．3．1　邏輯門
　　1．3．2　ASIC(專用集成電路)和FPGA(現(xiàn)場(chǎng)可編程門陣列)
　1．4　可編程邏輯
　1．5　電氣屬性
　　1．5．1　噪聲容限
　　1．5．2　扇出
　總結(jié)
　參考資料
　練習(xí)題
第2章　組合邏輯設(shè)計(jì)
　2．1　布爾代數(shù)
　　2．1．1　值
　　2．1．2　操作符
　　2．1．3　邏輯門的真值表
　　2．1．4　布爾代數(shù)的定律
　　2．1．5德摩根定理
　　2．1．6　香農(nóng)擴(kuò)展定理
　2．2　邏輯門
　2．3　組合邏輯設(shè)計(jì)
　　2．3．1　邏輯最小?
　　2．3．2　卡諾圖
　2．4　時(shí)序
　2．5　數(shù)字碼
　　2．5．1　整數(shù)
　　2．5．2　定點(diǎn)數(shù)
　　2．5．3　浮點(diǎn)數(shù)
　　2．5．4文字?jǐn)?shù)字字符
　　2．5．5　格雷碼
　　2．5．6奇偶校驗(yàn)位
　總結(jié)
　參考資料
　練習(xí)題
第3章　使用SystemVerilog門模型描述的組合邏輯　
　3．1　模塊和文件
　3．2　標(biāo)識(shí)符、空格和注釋
　3．3　基本門模型
　3．4　簡(jiǎn)單的網(wǎng)表
　3．5　邏輯值
　3．6　連續(xù)賦值語(yǔ)句
　　3．6．1　SystemVerilog操作符
　3．7　延遲
　3．8　參數(shù)
　3．9　測(cè)試平臺(tái)
　總結(jié)
　參考資料
　練習(xí)題
第4章　組合邏輯構(gòu)件
　4．1　多路選擇器
　　4．1．1　2選1多路選擇器
　　4．1．2　4選1多路器
　4．2　譯碼器
　　4．2．1　2到4譯碼器
　　4．2．2參數(shù)化的譯碼器
　　4．2．3　七段譯碼器
　4．3優(yōu)先編碼器
　　4．3．1　無(wú)關(guān)項(xiàng)和唯一性問題
　4．4　加法器
　　4．4．1　功能模型
　　4．4．2　逐位進(jìn)位加法器
　?4．4．3　任務(wù)
　4．5奇偶校驗(yàn)器
　4．6　三態(tài)緩沖器
　　4．6．1　多值邏輯
　4．7　組合邏輯塊的測(cè)試平臺(tái)
　總結(jié)
　參考資料
　練習(xí)題第5章　時(shí)序邏輯塊的SystemVerilog模型第6章　同步時(shí)序設(shè)計(jì)第7章　復(fù)雜時(shí)序系統(tǒng)的設(shè)計(jì)第8章　測(cè)試平臺(tái)的編寫第9章　SystemVerilong的仿真第10章　SystemVerilong的綜合第11章　數(shù)字系統(tǒng)的測(cè)試第12章　可測(cè)試性設(shè)計(jì)第13章　異步時(shí)序電路設(shè)計(jì)第14章　與模擬電路的接口附錄A　SystemVerilog與Verilog的關(guān)系部分練習(xí)題的參考答案參考文獻(xiàn)