Altera FPGA/CPLD設計（高級篇 第2版）

第1章 可編程邏輯設計指導原則
1.1 可編程邏輯基本設計原則
1.1.1 面積和速度的平衡與互換原則
1.1.2 硬件原則
1.1.3 系統(tǒng)原則
1.1.4 同步設計原則
1.2 可編程邏輯常用設計思想與技巧
1.2.1 乒乓操作
1.2.2 串并轉換
1.2.3 流水線操作
1.2.4 異步時鐘域數(shù)據(jù)同步
1.3 altera推薦的coding style
1.3.1 coding style的含義
1.3.2 結構層次化編碼(hierarchical coding)
1.3.3 模塊劃分的技巧(design partitioning)
1.3.4 組合邏輯的注意事項
1.3.5 時鐘設計的注意事項
1.3.6 全局異步復位資源
1.3.7 判斷比較語句case和if...else的優(yōu)先級
1.3.8 使用pipelining技術優(yōu)化時序
1.3.9 模塊復用與resource sharing
1.3.10 邏輯復制
1.3.11 香農(nóng)擴展運算
1.3.12 信號敏感表
1.3.13 狀態(tài)機設計的一般原則
1.3.14 altera megafunction資源的使用
1.3.15 三態(tài)信號的設計
1.3.16 加法樹的設計
1.4 小結
1.5 問題與思考
第2章 altera器件高級特性與應用
2.1 時鐘管理
2.1.1 時序問題
2.1.2 鎖相環(huán)應用
2.2 片內(nèi)存儲器
2.2.1 ram的普通用法
2.2.2 ram用做移位寄存器
2.2.3 ram實現(xiàn)固定系數(shù)乘法
2.3 數(shù)字信號處理
2.3.1 dsp塊資源
2.3.2 工具支持
2.3.3 典型應用
2.4 片外高速存儲器
2.4.1 存儲器簡介
2.4.2 zbt sram接口設計
2.4.3 ddr sdram接口設計
2.4.4 qdr sram接口設計
2.4.5 ddr3、qdr ii+和rldram ii+
2.4.6 軟件支持和應用實例
2.5 高速差分接口和dpa
2.5.1 高速差分接口的需求
2.5.2 器件的專用資源
2.5.3 動態(tài)相位調整電路(dpa)
2.5.4 軟件支持和應用實例
2.6 高速串行收發(fā)器
2.7 小結
2.8 問題與思考
第3章 logiclock設計方法
3.1 logiclock設計方法簡介
3.1.1 logiclock設計方法的目標
3.1.2 logiclock設計流程
3.1.3 logiclock設計方法支持的器件族
3.2 logiclock區(qū)域
3.2.1 region的類型與常用屬性值
3.2.2 region的創(chuàng)建方法
3.2.3 region的層次結構
3.2.4 指定region的邏輯內(nèi)容
3.3 logiclock的約束注意事項
3.3.1 約束優(yōu)先級
3.3.2 規(guī)劃logiclock區(qū)域
3.3.3 向logiclock區(qū)域中布置器件特性
3.3.4 虛擬引腳(virtual pins)
3.4 反標注布線信息
3.4.1 導出反標注布線信息
3.4.2 導入反標注布線信息
3.5 logiclock設計方法支持的tcl scripts
3.6 quartus ii基于模塊化的設計流程
3.7 小結
3.8 問題與思考
第4章 時序約束與時序分析
4.1 時序約束與時序分析基礎
4.1.1 周期與最高頻率
4.1.2 利用quartus ii工具分析設計
4.1.3 時鐘建立時間
4.1.4 時鐘保持時間
4.1.5 時鐘輸出延時
4.1.6 引腳到引腳的延遲
4.1.7 slack
4.1.8 時鐘偏斜
4.1.9 quartus ii時序分析工具和優(yōu)化向導
4.2 設置時序約束的常用方法
4.2.1 指定全局時序約束
4.2.2 指定個別時鐘約束
4.3 高級時序分析
4.3.1 時鐘偏斜
4.3.2 多時鐘域
4.3.3 多周期約束
4.3.4 偽路徑
4.3.5 修正保持時間違例
4.3.6 異步時鐘域時序分析
4.4 最小化時序分析
4.5 使用tcl工具進行高級時序分析
4.6 timequest簡介
4.7 小結
4.8 問題與思考
第5章 設計優(yōu)化
5.1 解讀設計
5.1.1 內(nèi)部時鐘域
5.1.2 多周期路徑和偽路徑
5.1.3 i/o接口的時序要求
5.1.4 平衡資源的使用
5.2 設計優(yōu)化的基本流程和首次編譯
5.2.1 設計優(yōu)化基本流程
5.2.2 首次編譯的約束和設置
5.2.3 查看編譯報告
5.3 資源利用優(yōu)化
5.3.1 設計代碼優(yōu)化
5.3.2 資源重新分配
5.3.3 解決互連資源緊張的問題
5.3.4 邏輯綜合面積優(yōu)化
5.3.5 網(wǎng)表面積優(yōu)化
5.3.6 寄存器打包
5.3.7 quartus ii中的資源優(yōu)化顧問
5.4 i/o時序優(yōu)化
5.4.1 執(zhí)行時序驅動的編譯
5.4.2 使用ioe中的觸發(fā)器
5.4.3 可編程輸入/輸出延時
5.4.4 使用鎖相環(huán)對時鐘移相
5.4.5 其他i/o時序優(yōu)化方法
5.5 最高時鐘頻率優(yōu)化
5.5.1 設計代碼優(yōu)化
5.5.2 邏輯綜合速度優(yōu)化
5.5.3 布局布線器設置
5.5.4 網(wǎng)表優(yōu)化和物理綜合
5.5.5 使用logiclock對局部進行優(yōu)化
5.5.6 位置約束、手動布局和反標注
5.5.7 quartus ii中的時序優(yōu)化顧問
5.6 使用dse工具優(yōu)化設計
5.6.1 為什么需要dse
5.6.2 什么是dse，如何使用
5.7 如何減少編譯時間
5.8 設計優(yōu)化實例
5.9 小結
5.10 問題與思考
第6章 altera其他高級工具
6.1 命令行與tcl腳本
6.1.1 命令行腳本
6.1.2 tcl腳本
6.1.3 使用命令行和tcl腳本
6.2 hardcopy流程
6.2.1 結構化asic
6.2.2 hardcopy器件
6.2.3 hardcopy設計流程
6.3 基于nios ii處理器的嵌入式系統(tǒng)設計
6.3.1 nios ii處理器系統(tǒng)
6.3.2 avalon交換結構
6.3.3 使用sopc builder構建系統(tǒng)硬件
6.3.4 nios ii ide集成開發(fā)環(huán)境
6.3.5 nios ii系統(tǒng)典型應用
6.4 dsp builder工具
6.4.1 dsp builder設計流程
6.4.2 與sopc builder一起構建系統(tǒng)
6.5 小結
6.6 問題與思考
第7章 fpga系統(tǒng)級設計技術
7.1 信號完整性及常用i/o電平標準
7.1.1 信號完整性
7.1.2 單端標準
7.1.3 差分標準
7.1.4 偽差分標準
7.1.5 片上終端電阻
7.2 電源完整性設計
7.2.1 電源完整性
7.2.2 同步翻轉噪聲
7.2.3 非理想回路
7.2.4 低阻抗電源分配系統(tǒng)
7.3 功耗分析和熱設計
7.3.1 功耗的挑戰(zhàn)
7.3.2 fpga的功耗
7.3.3 熱設計
7.4 serdes與高速系統(tǒng)設計
7.4.1 serdes的基本概念
7.4.2 altera stratix ivgx中serdes的基本結構
7.4.3 典型高速系統(tǒng)應用框圖舉例
7.4.4 高速pcb設計注意事項
7.5 小結
7.6 問題與思考