現(xiàn)代數(shù)字設計與VHDL

第1章 進制和二進制編碼
1.1 前言
1.2 十進制
1.3 二進制
1.4 八進制
1.5 十六進制
1.6 帶符號數(shù)
1.7 浮點數(shù)
1.8 二進制編碼
習題
第2章 數(shù)字邏輯的基本概念
2.1 前言
2.2 集合
2.3 關系
2.4 劃分
2.5 圖
2.6 布爾代數(shù)
2.7 布爾函數(shù)
2.8 布爾函數(shù)的推導和分類
2.9 布爾函數(shù)的標準形式
2.10 邏輯門
習題
第3章 組合邏輯電路
3.1 前言
3.2 布爾表達式的簡化
3.3 卡諾圖
3.4 奎因-麥克拉斯基法
3.5 布爾函數(shù)的立方圖表示
3.6 邏輯電路的啟發(fā)式化簡
3.7 多輸出函數(shù)的化簡
3.8 與非和或非邏輯
3.9 多級邏輯設計
3.10 使用無關項化簡多級電路
3.11 使用異或門和與門進行組合邏輯
3.12 使用數(shù)據(jù)選擇器和譯碼器進行邏輯電路設計
3.13 算術運算電路
3.14 使用PLD設計組合邏輯電路
習題
參考文獻
第4章 同步時序電路的基本原理
4.1 前言
4.2 同步和異步操作
4.3 鎖存器
4.4 觸發(fā)器
4.5 同步時序電路中的定時問題
4.6 狀態(tài)表和狀態(tài)圖
4.7 米里模型和摩爾模型
4.8 同步時序電路分析
習題
參考文獻
第5章 數(shù)字設計中的VHDL語言
5.1 前言
5.2 實體和構造體
5.3 VHDL語法要素
5.4 數(shù)據(jù)類型
5.5 運算操作符
5.6 并發(fā)語句和順序語句
5.7 構造體的結構
5.8 結構級描述
5.9 行為級描述
5.10 RTL描述
習題
第6章 用VHDL設計組合邏輯電路
6.1 前言
6.2 并行賦值語句
6.3 順序賦值語句
6.4 循環(huán)
6.5 for generate語句
習題
第7章 同步時序電路設計
7.1 前言
7.2 問題描述
7.3 狀態(tài)化簡
7.4 不完全確定時序電路的化簡
7.5 推導觸發(fā)器的次態(tài)表達式
7.6 狀態(tài)分配
7.7 時序PAL器件
習題
參考文獻
第8章 計數(shù)器設計
8.1 前言
8.2 行波（異步）計數(shù)器
8.3 異步可逆計數(shù)器
8.4 同步計數(shù)器
8.5 格雷碼計數(shù)器
8.6 移位寄存計數(shù)器
8.7 環(huán)型計數(shù)器
8.8 約翰遜計數(shù)器
習題
參考文獻
第9章 采用VHDL設計時序電路
9.1 前言
9.2 D鎖存器
9.3 觸發(fā)器和寄存器
9.4 移位寄存器
9.5 計數(shù)器
9.6 狀態(tài)機
9.7 實例研究
習題
參考文獻
第10章 異步時序電路
10.1 前言
10.2 流程表
10.3 化簡原始流程表
10.4 狀態(tài)分配
10.5 激勵和輸出表達式
10.6 冒險
習題
參考文獻
附錄A CMOS邏輯電路