ASIC與Verilog數(shù)字系統(tǒng)設(shè)計(jì)

第1章 數(shù)字系統(tǒng)設(shè)計(jì)與PLD
1.1 數(shù)字系統(tǒng)設(shè)計(jì)
1.2 EDA和PLD發(fā)展概況
1.3 EDA設(shè)計(jì)流程及其工具
1.4 IP核
思考題和習(xí)題
第2章 可編程邏輯器件的結(jié)構(gòu)與應(yīng)用
2.1 概述
2.2 簡單PLD的基本結(jié)構(gòu)
2.3 CPLD結(jié)構(gòu)與工作原理
2.4 FPGA結(jié)構(gòu)與工作原理
2.5 各PLD公司產(chǎn)品概述
2.6 PLD的編程與測試技術(shù)
思考題和習(xí)題
第3章 Altera可編程邏輯器件開發(fā)軟件
3.1 MAX+PLUSⅡ軟件介紹
3.2 QuartusⅡ的應(yīng)用
思考題和習(xí)題
第4章 Verilog HDL硬件描述語言
4.1 Verilog HDL語言簡介
4.2 Verilog HDL語言基礎(chǔ)知識
4.3 Verilog HDL的結(jié)構(gòu)描述方式
4.4 Verilog HDL的數(shù)據(jù)流描述方式
4.5 Verilog HDL的行為描述方式
4.6 task和function
4.7 Verilog HDL描述的可綜合性分析
思考題和習(xí)題
第5章 數(shù)字電路設(shè)計(jì)方法
5.1 常用組合邏輯電路的設(shè)計(jì)應(yīng)用
5.2 常用時序邏輯電路的設(shè)計(jì)應(yīng)用
5.3 有限狀態(tài)機(jī)的設(shè)計(jì)
5.4 毛刺的消除
思考題和習(xí)題
第6章 數(shù)字系統(tǒng)綜合設(shè)計(jì)實(shí)例
6.1 數(shù)碼管動態(tài)掃描顯示電路設(shè)計(jì)
6.2 矩陣鍵盤掃描電路設(shè)計(jì)
6.3 籃球比賽24s設(shè)計(jì)
6.4 數(shù)字鐘的層次化設(shè)計(jì)
6.5 智能洗衣機(jī)控制器的設(shè)計(jì)
6.6 智能電梯控制器的設(shè)計(jì)
6.7 九九乘法表系統(tǒng)設(shè)計(jì)
6.8 計(jì)算器設(shè)計(jì)
第7章 數(shù)字電路與系統(tǒng)設(shè)計(jì)實(shí)踐
實(shí)驗(yàn)一 4位全加器設(shè)計(jì)
實(shí)驗(yàn)二 32選1數(shù)據(jù)選擇器設(shè)計(jì)
實(shí)驗(yàn)三 4位超前進(jìn)位加法器設(shè)計(jì)
實(shí)驗(yàn)四 8位加減法器設(shè)計(jì)
實(shí)驗(yàn)五 十進(jìn)制計(jì)數(shù)器設(shè)計(jì)
實(shí)驗(yàn)六 多功能分頻器設(shè)計(jì)
實(shí)驗(yàn)七 8位移位寄存器設(shè)計(jì)
實(shí)驗(yàn)八 有限狀態(tài)機(jī)設(shè)計(jì)
實(shí)驗(yàn)九 電子密碼鎖設(shè)計(jì)
實(shí)驗(yàn)十 健身游戲機(jī)設(shè)計(jì)
實(shí)驗(yàn)十一 同步FIFO設(shè)計(jì)
實(shí)驗(yàn)十二 DDS正弦信號發(fā)生器設(shè)計(jì)
附錄A Verilog HDL關(guān)鍵字
附錄B CPLD／FPGA實(shí)驗(yàn)系統(tǒng)使用說明
參考文獻(xiàn)