實用數(shù)字邏輯

常用邏輯符號表
第1章 邏輯代數(shù)基礎(chǔ)
1.1 邏輯代數(shù)與數(shù)字系統(tǒng)
1.1.1 數(shù)字信號、數(shù)字電路與邏輯電路
1.1.2 數(shù)字系統(tǒng)
1.1.3 邏輯代數(shù)
1.1.4 電平與正負邏輯
1.2 邏輯代數(shù)的基本概念
1.2.1 三種基本邏輯運算
1.2.2 邏輯變量與邏輯函數(shù)
1.3 邏輯代數(shù)的基本定律、規(guī)則和常用公式
1.3.1 基本定律
1.3.2 三條基本規(guī)則
1.3.3 常用公式
1.4 邏輯函數(shù)表達式的形式
1.4.1 邏輯函數(shù)表達式的基本形式
1.4.2 標準與或表達式
1.4.3 標準或與表達式
1.5 公式法化簡邏輯函數(shù)
1.5.1 最簡與或表達式的標準
1.5.2 常用的公式化簡法
1.6 卡諾圖法化簡邏輯函數(shù)
1.6.1 卡諾圖的構(gòu)成
1.6.2 用卡諾圖表示邏輯函數(shù)
1.6.3 卡諾圖、真值表與邏輯表達式之間的轉(zhuǎn)換
1.6.4 用卡諾圖化簡邏輯函數(shù)
1.7 具有無關(guān)項的邏輯函數(shù)化簡
1.7.1 無關(guān)項
1.7.2 帶有無關(guān)項的邏輯函數(shù)化簡
1.8 表格法化簡邏輯函數(shù)
1.8.1 QM法化簡邏輯函數(shù)的步驟
1.8.2 找出全部質(zhì)蘊涵項的過程
1.8.3 找出必要質(zhì)蘊涵項
1.8.4 找出函數(shù)的最小覆蓋
1.9 不同形式的邏輯函數(shù)表達式之間的轉(zhuǎn)換和化簡
1.9.1 與或表達式轉(zhuǎn)為與非與非表達式
1.9.2 與或表達式轉(zhuǎn)為或非或非表達式
1.9.3 與或表達式變換為與或非表達式
1.9.4 與或表達式變換為或與表達式
1.9.5 或與表達式變換為或非或非表達式
小結(jié)
思考題與習題
第2章 組合邏輯電路
2.1 組合邏輯電路的分析方法
2.1.1 組合電路的分析步驟
2.1.2 分析舉例
2.2 編碼器
2.2.1 二進制普通編碼器
2.2.2 二進制優(yōu)先編碼器
2.2.3 二十進制優(yōu)先編碼器74LS147
2.3 譯碼器
2.3.1 變量譯碼器
2.3.2 二十進制譯碼器
2.3.3 顯示譯碼器
2.4 數(shù)據(jù)選擇器與數(shù)據(jù)分配器
2.4.1 數(shù)據(jù)選擇器
2.4.2 數(shù)據(jù)分配器
2.5 奇偶檢測電路
2.5.1 異或非門構(gòu)成的奇偶檢測電路
2.5.2 與或非門構(gòu)成的奇偶檢測電路
2.5.3 奇偶檢測系統(tǒng)
2.6 數(shù)值比較器
2.6.1 一位數(shù)值比較器
2.6.2 四位數(shù)值比較器
2.7 加法器
2.7.1 一位加法器
2.7.2 串行進位加法器
2.7.3 超前進位加法器
2.8 組合邏輯電路的設(shè)計方法
2.8.1 用SSI的組合邏輯電路的設(shè)計
2.8.2 用MSI的組合邏輯電路的設(shè)計
2.9 組合邏輯電路的競爭冒險
2.9.1 競爭冒險
2.9.2 競爭冒險的判斷
2.9.3 消除競爭冒險的方法
小結(jié)
思考題與習題
第3章 時序邏輯基礎(chǔ)
3.1 基本R-S觸發(fā)器
3.1.1 由與非門構(gòu)成的基本R-S觸發(fā)器
3.1.2 觸發(fā)器的功能描述方法
3.1.3 由或非門構(gòu)成的基本R-S觸發(fā)器
3.2 電位觸發(fā)方式的觸發(fā)器
3.2.1 電位觸發(fā)式R-S觸發(fā)器
3.2.2 電位觸發(fā)式D觸發(fā)器
3.2.3 電位觸發(fā)式J-K觸發(fā)器
3.2.4 電位觸發(fā)式T觸發(fā)器
3.2.5 電位觸發(fā)式T觸發(fā)器
3.3 主從觸發(fā)方式的觸發(fā)器
3.3.1 主從R-S觸發(fā)器
3.3.2 主從J-K觸發(fā)器
3.3.3 主從觸發(fā)器的工作特點
3.4 邊沿觸發(fā)方式的觸發(fā)器
3.4.1 利用傳輸延遲的邊沿觸發(fā)器
3.4.2 維持一阻塞D觸發(fā)器
3.5 觸發(fā)器邏輯功能的轉(zhuǎn)換
3.5.1 由D觸發(fā)器到其他功能觸發(fā)器的轉(zhuǎn)換
3.5.2 從J-K觸發(fā)器到其他功能觸發(fā)器的轉(zhuǎn)換
3.6 觸發(fā)器的選用和參數(shù)
3.6.1 邏輯功能的選擇
3.6.2 觸發(fā)方式的選擇
3.6.3 觸發(fā)器的參數(shù)
小結(jié)
思考題與習題
第4章 同步時序電路
4.1 時序電路的結(jié)構(gòu)與描述方法
4.1.1 時序電路的一般結(jié)構(gòu)
4.1.2 同步時序電路的描述方法
4.2 同步時序電路的分析
4.2.1 同步時序電路的分析步驟
4.2.2 舉例說明
4.3 寄存器
4.3.1 數(shù)碼寄存器
4.3.2 移位寄存器
4.4 同步計數(shù)器
4.4.1 同步二進制計數(shù)器
4.4.2 同步十進制計數(shù)器
4.5 同步時序電路的設(shè)計方法
4.5.1 建立原始狀態(tài)圖和原始狀態(tài)表
4.5.2 狀態(tài)簡化
4.5.3 狀態(tài)分配
4.5.4 確定激勵函數(shù)和輸出函數(shù)
4.5.5 畫邏輯圖
4.6 同步時序電路的設(shè)計舉例
4.6.1 用SSI設(shè)計同步時序電路的舉例
4.6.2 用MSI設(shè)計同步時序電路的舉例
小結(jié)
思考題與習題
第5章 異步時序電路
5.1 脈沖異步時序電路的分析
5.1.1 脈沖異步時序電路的特點
5.1.2 分析步驟
5.1.3 分析實例
5.2 脈沖異步時序電路的設(shè)計
5.2.1 設(shè)計脈沖異步時序電路的注意點
5.2.2 設(shè)計步驟
5.2.3 設(shè)計舉例
5.3 電位異步時序電路的分析
5.3.1 電位異步時序電路的特點
5.3.2 電位異步時序電路的分析步驟
5.3.3 分析舉例
5.4 電位異步時序電路的設(shè)計
5.4.1 設(shè)計步驟
5.4.2 設(shè)計舉例
5.5 異步時序電路中的競爭與冒險
5.5.1 競爭現(xiàn)象
5.5.2 非臨界競爭、臨界競爭和時序冒險
5.5.3 時序冒險的消除
小結(jié)
思考題與習題
第6章 存儲器和可編程邏輯器件
6.1 MOS門電路
6.1.1 NMOS反相器和.PMOS反相器
6.1.2 CMOS門電路
6.2 只讀存儲器（ROM）
6.2.1 ROM的邏輯結(jié)構(gòu)與存儲容量
6.2.2 掩膜式只讀存儲器MROM
6.2.3 可編程只讀存儲器PROM
6.2.4 可擦除可編程只讀存儲器EPROM
6.2.5 電可擦除可編程只讀存儲器EPROM
6.2.6 采用ROM的邏輯設(shè)計
6.3 隨機存儲器（RAM）
6.3.1 RAM的組成
6.3.2 隨機存儲器的分類
6.3.3 靜態(tài)隨機存儲器（SRAM）
6.3.4 動態(tài)隨機存儲器（DRAM）
6.3.5 半導體存儲器的容量擴展
6.4 可編程邏輯器件PLD概述
6.4.1 PLD的結(jié)構(gòu)
6.4.2 PLD邏輯表示法
6.5 可編程陣列邏輯（PAL）
6.5.1 組合輸出型
6.5.2 時序輸出型
6.5.3 PAL的邏輯設(shè)計
6.6 通用陣列邏輯（GAL）
6.6.1 GAL的邏輯結(jié)構(gòu)
6.6.2 輸出邏輯宏單元OLMC
6.6.3 結(jié)構(gòu)控制字
6.6.4 OLMC的工作模式
6.6.5 行地址布局
6.6.6 開發(fā)工具
6.6.7 應(yīng)用GAL芯片的設(shè)計過程
6.7 現(xiàn)場可編程門陣列FPGA
6.7.1 FPGA的特點
6.7.2 基于查找表的FPGA結(jié)構(gòu)
6.7.3 XilinxFPGA的結(jié)構(gòu)
6.7.4 XilinxFPGA的配置（Configuration）
6.7.5 CycloneFPGA的結(jié)構(gòu)
6.7.6 CycloneFPGA的配置簡介
小結(jié)
思考題和習題
第7章 數(shù)字系統(tǒng)設(shè)計
7.1 數(shù)字系統(tǒng)概述
7.1.1 數(shù)字系統(tǒng)的基本概念
7.1.2 數(shù)字系統(tǒng)的發(fā)展簡史
7.2 數(shù)字系統(tǒng)設(shè)計的基本概念
7.2.1 數(shù)字系統(tǒng)設(shè)計的描述方法
7.2.2 數(shù)字系統(tǒng)的設(shè)計過程
7.2.3 數(shù)字系統(tǒng)的設(shè)計方法
7.2.4 數(shù)字系統(tǒng)的驗證
7.2.5 數(shù)字系統(tǒng)的測試
7.3 數(shù)字系統(tǒng)設(shè)計的基本知識
7.3.1 數(shù)字系統(tǒng)的算法流程圖
7.3.2 寄存器傳輸語言
7.3.3 算法狀態(tài)機圖
7.3.4 硬件描述語言（HDL）
7.4 基于標準邏輯部件的數(shù)字系統(tǒng)設(shè)計
7.4.1 基于標準IC模塊的數(shù)字系統(tǒng)設(shè)計
7.4.2 基于通用微處理器的數(shù)字系統(tǒng)設(shè)計
7.4.3 基于DSP的數(shù)字系統(tǒng)設(shè)計
7.5 基于可編程邏輯器件的數(shù)字系統(tǒng)設(shè)計
7.5.1 編程環(huán)境
7.5.2 設(shè)計流程圖
7.5.3 基于邏輯原理圖輸入方式的設(shè)計
7.5.4 基于VHDL輸入方式的設(shè)計
小結(jié)
思考題與習題
第8章 建模與仿真
8.1 建模與仿真的基本知識
8.1.1 模型與模型方法
8.1.2 建模活動
8.1.3 系統(tǒng)
8.1.4 物理模型和數(shù)學模型
8.1.5 仿真
8.1.6 計算機仿真
8.2 數(shù)字系統(tǒng)建模
8.2.1 數(shù)字系統(tǒng)的模型
8.2.2 邏輯級的功能模型
8.2.3 寄存器級的功能模型
8.2.4 寄存器級的行為模型
8.2.5 寄存器級的內(nèi)部模型
8.2.6 結(jié)構(gòu)模型
8.2.7 模型的層次
8.3 數(shù)字系統(tǒng)仿真
8.3.1 仿真概念
8.3.2 仿真分類
8.4 邏輯仿真
8.4.1 邏輯仿真原理
8.4.2 邏輯仿真分類
8.4.3 編譯法
8.4.4 表驅(qū)動法
8.5 高層次仿真
8.5.1 VHDL仿真過程
8.5.2 VHDL的內(nèi)部模型
8.5.3 VHDL仿真算法
8.6 仿真軟件ModelSim應(yīng)用
8.6.1 仿真軟件ModelSim的特點
8.6.2 軟件ModelSim的主要窗口
8.6.3 仿真實例
小結(jié)
思考題與習題
第9章 故障測試與診斷
9.1 概述
9.2 故障模型
9.2.1 固定型故障
9.2.2 橋接故障
9.2.3 暫態(tài)故障
9.2.4 時滯故障
9.3 邏輯函數(shù)的異或表示形式
9.3.1 定義式與常用公式
9.3.2 邏輯函數(shù)的異或表達式
9.3.3 展開定理
9.4 故障等價與故障壓縮
9.4.1 故障等價
9.4.2 故障支配
9.4.3 故障壓縮
9.5 組合邏輯電路的測試及其生成算法
9.5.1 基本術(shù)語
9.5.2 路徑敏化法
9.5.3 D算法
9.5.4 PODEM算法
9.6 時序邏輯電路的測試及其生成算法
9.6.1 時序邏輯電路的特點
9.6.2 時序邏輯電路測試中的特殊問題
9.6.3 有關(guān)時序邏輯電路的一些定義
9.6.4 同步時序邏輯電路的測試方法
9.7 存儲器的測試
9.7.1 隨機存儲器的故障模型
9.7.2 周邊電路的測試
9.7.3 存儲器的測試內(nèi)容
9.7.4 存儲器的測試算法與測試方法
9.8 PLA的測試
9.8.1 PLA的結(jié)構(gòu)特點
9.8.2 PLA故障的特殊性
9.8.3 PLA的測試生成算法與可測性設(shè)計簡介
小結(jié)
思考題與習題
參考文獻