實(shí)用數(shù)字邏輯

常用邏輯符號(hào)表
第1章 邏輯代數(shù)基礎(chǔ)
1.1 邏輯代數(shù)與數(shù)字系統(tǒng)
1.1.1 數(shù)字信號(hào)、數(shù)字電路與邏輯電路
1.1.2 數(shù)字系統(tǒng)
1.1.3 邏輯代數(shù)
1.1.4 電平與正負(fù)邏輯
1.2 邏輯代數(shù)的基本概念
1.2.1 三種基本邏輯運(yùn)算
1.2.2 邏輯變量與邏輯函數(shù)
1.3 邏輯代數(shù)的基本定律、規(guī)則和常用公式
1.3.1 基本定律
1.3.2 三條基本規(guī)則
1.3.3 常用公式
1.4 邏輯函數(shù)表達(dá)式的形式
1.4.1 邏輯函數(shù)表達(dá)式的基本形式
1.4.2 標(biāo)準(zhǔn)與或表達(dá)式
1.4.3 標(biāo)準(zhǔn)或與表達(dá)式
1.5 公式法化簡(jiǎn)邏輯函數(shù)
1.5.1 最簡(jiǎn)與或表達(dá)式的標(biāo)準(zhǔn)
1.5.2 常用的公式化簡(jiǎn)法
1.6 卡諾圖法化簡(jiǎn)邏輯函數(shù)
1.6.1 卡諾圖的構(gòu)成
1.6.2 用卡諾圖表示邏輯函數(shù)
1.6.3 卡諾圖、真值表與邏輯表達(dá)式之間的轉(zhuǎn)換
1.6.4 用卡諾圖化簡(jiǎn)邏輯函數(shù)
1.7 具有無(wú)關(guān)項(xiàng)的邏輯函數(shù)化簡(jiǎn)
1.7.1 無(wú)關(guān)項(xiàng)
1.7.2 帶有無(wú)關(guān)項(xiàng)的邏輯函數(shù)化簡(jiǎn)
1.8 表格法化簡(jiǎn)邏輯函數(shù)
1.8.1 QM法化簡(jiǎn)邏輯函數(shù)的步驟
1.8.2 找出全部質(zhì)蘊(yùn)涵項(xiàng)的過(guò)程
1.8.3 找出必要質(zhì)蘊(yùn)涵項(xiàng)
1.8.4 找出函數(shù)的最小覆蓋
1.9 不同形式的邏輯函數(shù)表達(dá)式之間的轉(zhuǎn)換和化簡(jiǎn)
1.9.1 與或表達(dá)式轉(zhuǎn)為與非與非表達(dá)式
1.9.2 與或表達(dá)式轉(zhuǎn)為或非或非表達(dá)式
1.9.3 與或表達(dá)式變換為與或非表達(dá)式
1.9.4 與或表達(dá)式變換為或與表達(dá)式
1.9.5 或與表達(dá)式變換為或非或非表達(dá)式
小結(jié)
思考題與習(xí)題
第2章 組合邏輯電路
2.1 組合邏輯電路的分析方法
2.1.1 組合電路的分析步驟
2.1.2 分析舉例
2.2 編碼器
2.2.1 二進(jìn)制普通編碼器
2.2.2 二進(jìn)制優(yōu)先編碼器
2.2.3 二十進(jìn)制優(yōu)先編碼器74LS147
2.3 譯碼器
2.3.1 變量譯碼器
2.3.2 二十進(jìn)制譯碼器
2.3.3 顯示譯碼器
2.4 數(shù)據(jù)選擇器與數(shù)據(jù)分配器
2.4.1 數(shù)據(jù)選擇器
2.4.2 數(shù)據(jù)分配器
2.5 奇偶檢測(cè)電路
2.5.1 異或非門(mén)構(gòu)成的奇偶檢測(cè)電路
2.5.2 與或非門(mén)構(gòu)成的奇偶檢測(cè)電路
2.5.3 奇偶檢測(cè)系統(tǒng)
2.6 數(shù)值比較器
2.6.1 一位數(shù)值比較器
2.6.2 四位數(shù)值比較器
2.7 加法器
2.7.1 一位加法器
2.7.2 串行進(jìn)位加法器
2.7.3 超前進(jìn)位加法器
2.8 組合邏輯電路的設(shè)計(jì)方法
2.8.1 用SSI的組合邏輯電路的設(shè)計(jì)
2.8.2 用MSI的組合邏輯電路的設(shè)計(jì)
2.9 組合邏輯電路的競(jìng)爭(zhēng)冒險(xiǎn)
2.9.1 競(jìng)爭(zhēng)冒險(xiǎn)
2.9.2 競(jìng)爭(zhēng)冒險(xiǎn)的判斷
2.9.3 消除競(jìng)爭(zhēng)冒險(xiǎn)的方法
小結(jié)
思考題與習(xí)題
第3章 時(shí)序邏輯基礎(chǔ)
3.1 基本R-S觸發(fā)器
3.1.1 由與非門(mén)構(gòu)成的基本R-S觸發(fā)器
3.1.2 觸發(fā)器的功能描述方法
3.1.3 由或非門(mén)構(gòu)成的基本R-S觸發(fā)器
3.2 電位觸發(fā)方式的觸發(fā)器
3.2.1 電位觸發(fā)式R-S觸發(fā)器
3.2.2 電位觸發(fā)式D觸發(fā)器
3.2.3 電位觸發(fā)式J-K觸發(fā)器
3.2.4 電位觸發(fā)式T觸發(fā)器
3.2.5 電位觸發(fā)式T觸發(fā)器
3.3 主從觸發(fā)方式的觸發(fā)器
3.3.1 主從R-S觸發(fā)器
3.3.2 主從J-K觸發(fā)器
3.3.3 主從觸發(fā)器的工作特點(diǎn)
3.4 邊沿觸發(fā)方式的觸發(fā)器
3.4.1 利用傳輸延遲的邊沿觸發(fā)器
3.4.2 維持一阻塞D觸發(fā)器
3.5 觸發(fā)器邏輯功能的轉(zhuǎn)換
3.5.1 由D觸發(fā)器到其他功能觸發(fā)器的轉(zhuǎn)換
3.5.2 從J-K觸發(fā)器到其他功能觸發(fā)器的轉(zhuǎn)換
3.6 觸發(fā)器的選用和參數(shù)
3.6.1 邏輯功能的選擇
3.6.2 觸發(fā)方式的選擇
3.6.3 觸發(fā)器的參數(shù)
小結(jié)
思考題與習(xí)題
第4章 同步時(shí)序電路
4.1 時(shí)序電路的結(jié)構(gòu)與描述方法
4.1.1 時(shí)序電路的一般結(jié)構(gòu)
4.1.2 同步時(shí)序電路的描述方法
4.2 同步時(shí)序電路的分析
4.2.1 同步時(shí)序電路的分析步驟
4.2.2 舉例說(shuō)明
4.3 寄存器
4.3.1 數(shù)碼寄存器
4.3.2 移位寄存器
4.4 同步計(jì)數(shù)器
4.4.1 同步二進(jìn)制計(jì)數(shù)器
4.4.2 同步十進(jìn)制計(jì)數(shù)器
4.5 同步時(shí)序電路的設(shè)計(jì)方法
4.5.1 建立原始狀態(tài)圖和原始狀態(tài)表
4.5.2 狀態(tài)簡(jiǎn)化
4.5.3 狀態(tài)分配
4.5.4 確定激勵(lì)函數(shù)和輸出函數(shù)
4.5.5 畫(huà)邏輯圖
4.6 同步時(shí)序電路的設(shè)計(jì)舉例
4.6.1 用SSI設(shè)計(jì)同步時(shí)序電路的舉例
4.6.2 用MSI設(shè)計(jì)同步時(shí)序電路的舉例
小結(jié)
思考題與習(xí)題
第5章 異步時(shí)序電路
5.1 脈沖異步時(shí)序電路的分析
5.1.1 脈沖異步時(shí)序電路的特點(diǎn)
5.1.2 分析步驟
5.1.3 分析實(shí)例
5.2 脈沖異步時(shí)序電路的設(shè)計(jì)
5.2.1 設(shè)計(jì)脈沖異步時(shí)序電路的注意點(diǎn)
5.2.2 設(shè)計(jì)步驟
5.2.3 設(shè)計(jì)舉例
5.3 電位異步時(shí)序電路的分析
5.3.1 電位異步時(shí)序電路的特點(diǎn)
5.3.2 電位異步時(shí)序電路的分析步驟
5.3.3 分析舉例
5.4 電位異步時(shí)序電路的設(shè)計(jì)
5.4.1 設(shè)計(jì)步驟
5.4.2 設(shè)計(jì)舉例
5.5 異步時(shí)序電路中的競(jìng)爭(zhēng)與冒險(xiǎn)
5.5.1 競(jìng)爭(zhēng)現(xiàn)象
5.5.2 非臨界競(jìng)爭(zhēng)、臨界競(jìng)爭(zhēng)和時(shí)序冒險(xiǎn)
5.5.3 時(shí)序冒險(xiǎn)的消除
小結(jié)
思考題與習(xí)題
第6章 存儲(chǔ)器和可編程邏輯器件
6.1 MOS門(mén)電路
6.1.1 NMOS反相器和.PMOS反相器
6.1.2 CMOS門(mén)電路
6.2 只讀存儲(chǔ)器（ROM）
6.2.1 ROM的邏輯結(jié)構(gòu)與存儲(chǔ)容量
6.2.2 掩膜式只讀存儲(chǔ)器MROM
6.2.3 可編程只讀存儲(chǔ)器PROM
6.2.4 可擦除可編程只讀存儲(chǔ)器EPROM
6.2.5 電可擦除可編程只讀存儲(chǔ)器EPROM
6.2.6 采用ROM的邏輯設(shè)計(jì)
6.3 隨機(jī)存儲(chǔ)器（RAM）
6.3.1 RAM的組成
6.3.2 隨機(jī)存儲(chǔ)器的分類(lèi)
6.3.3 靜態(tài)隨機(jī)存儲(chǔ)器（SRAM）
6.3.4 動(dòng)態(tài)隨機(jī)存儲(chǔ)器（DRAM）
6.3.5 半導(dǎo)體存儲(chǔ)器的容量擴(kuò)展
6.4 可編程邏輯器件PLD概述
6.4.1 PLD的結(jié)構(gòu)
6.4.2 PLD邏輯表示法
6.5 可編程陣列邏輯（PAL）
6.5.1 組合輸出型
6.5.2 時(shí)序輸出型
6.5.3 PAL的邏輯設(shè)計(jì)
6.6 通用陣列邏輯（GAL）
6.6.1 GAL的邏輯結(jié)構(gòu)
6.6.2 輸出邏輯宏單元OLMC
6.6.3 結(jié)構(gòu)控制字
6.6.4 OLMC的工作模式
6.6.5 行地址布局
6.6.6 開(kāi)發(fā)工具
6.6.7 應(yīng)用GAL芯片的設(shè)計(jì)過(guò)程
6.7 現(xiàn)場(chǎng)可編程門(mén)陣列FPGA
6.7.1 FPGA的特點(diǎn)
6.7.2 基于查找表的FPGA結(jié)構(gòu)
6.7.3 XilinxFPGA的結(jié)構(gòu)
6.7.4 XilinxFPGA的配置（Configuration）
6.7.5 CycloneFPGA的結(jié)構(gòu)
6.7.6 CycloneFPGA的配置簡(jiǎn)介
小結(jié)
思考題和習(xí)題
第7章 數(shù)字系統(tǒng)設(shè)計(jì)
7.1 數(shù)字系統(tǒng)概述
7.1.1 數(shù)字系統(tǒng)的基本概念
7.1.2 數(shù)字系統(tǒng)的發(fā)展簡(jiǎn)史
7.2 數(shù)字系統(tǒng)設(shè)計(jì)的基本概念
7.2.1 數(shù)字系統(tǒng)設(shè)計(jì)的描述方法
7.2.2 數(shù)字系統(tǒng)的設(shè)計(jì)過(guò)程
7.2.3 數(shù)字系統(tǒng)的設(shè)計(jì)方法
7.2.4 數(shù)字系統(tǒng)的驗(yàn)證
7.2.5 數(shù)字系統(tǒng)的測(cè)試
7.3 數(shù)字系統(tǒng)設(shè)計(jì)的基本知識(shí)
7.3.1 數(shù)字系統(tǒng)的算法流程圖
7.3.2 寄存器傳輸語(yǔ)言
7.3.3 算法狀態(tài)機(jī)圖
7.3.4 硬件描述語(yǔ)言（HDL）
7.4 基于標(biāo)準(zhǔn)邏輯部件的數(shù)字系統(tǒng)設(shè)計(jì)
7.4.1 基于標(biāo)準(zhǔn)IC模塊的數(shù)字系統(tǒng)設(shè)計(jì)
7.4.2 基于通用微處理器的數(shù)字系統(tǒng)設(shè)計(jì)
7.4.3 基于DSP的數(shù)字系統(tǒng)設(shè)計(jì)
7.5 基于可編程邏輯器件的數(shù)字系統(tǒng)設(shè)計(jì)
7.5.1 編程環(huán)境
7.5.2 設(shè)計(jì)流程圖
7.5.3 基于邏輯原理圖輸入方式的設(shè)計(jì)
7.5.4 基于VHDL輸入方式的設(shè)計(jì)
小結(jié)
思考題與習(xí)題
第8章 建模與仿真
8.1 建模與仿真的基本知識(shí)
8.1.1 模型與模型方法
8.1.2 建模活動(dòng)
8.1.3 系統(tǒng)
8.1.4 物理模型和數(shù)學(xué)模型
8.1.5 仿真
8.1.6 計(jì)算機(jī)仿真
8.2 數(shù)字系統(tǒng)建模
8.2.1 數(shù)字系統(tǒng)的模型
8.2.2 邏輯級(jí)的功能模型
8.2.3 寄存器級(jí)的功能模型
8.2.4 寄存器級(jí)的行為模型
8.2.5 寄存器級(jí)的內(nèi)部模型
8.2.6 結(jié)構(gòu)模型
8.2.7 模型的層次
8.3 數(shù)字系統(tǒng)仿真
8.3.1 仿真概念
8.3.2 仿真分類(lèi)
8.4 邏輯仿真
8.4.1 邏輯仿真原理
8.4.2 邏輯仿真分類(lèi)
8.4.3 編譯法
8.4.4 表驅(qū)動(dòng)法
8.5 高層次仿真
8.5.1 VHDL仿真過(guò)程
8.5.2 VHDL的內(nèi)部模型
8.5.3 VHDL仿真算法
8.6 仿真軟件ModelSim應(yīng)用
8.6.1 仿真軟件ModelSim的特點(diǎn)
8.6.2 軟件ModelSim的主要窗口
8.6.3 仿真實(shí)例
小結(jié)
思考題與習(xí)題
第9章 故障測(cè)試與診斷
9.1 概述
9.2 故障模型
9.2.1 固定型故障
9.2.2 橋接故障
9.2.3 暫態(tài)故障
9.2.4 時(shí)滯故障
9.3 邏輯函數(shù)的異或表示形式
9.3.1 定義式與常用公式
9.3.2 邏輯函數(shù)的異或表達(dá)式
9.3.3 展開(kāi)定理
9.4 故障等價(jià)與故障壓縮
9.4.1 故障等價(jià)
9.4.2 故障支配
9.4.3 故障壓縮
9.5 組合邏輯電路的測(cè)試及其生成算法
9.5.1 基本術(shù)語(yǔ)
9.5.2 路徑敏化法
9.5.3 D算法
9.5.4 PODEM算法
9.6 時(shí)序邏輯電路的測(cè)試及其生成算法
9.6.1 時(shí)序邏輯電路的特點(diǎn)
9.6.2 時(shí)序邏輯電路測(cè)試中的特殊問(wèn)題
9.6.3 有關(guān)時(shí)序邏輯電路的一些定義
9.6.4 同步時(shí)序邏輯電路的測(cè)試方法
9.7 存儲(chǔ)器的測(cè)試
9.7.1 隨機(jī)存儲(chǔ)器的故障模型
9.7.2 周邊電路的測(cè)試
9.7.3 存儲(chǔ)器的測(cè)試內(nèi)容
9.7.4 存儲(chǔ)器的測(cè)試算法與測(cè)試方法
9.8 PLA的測(cè)試
9.8.1 PLA的結(jié)構(gòu)特點(diǎn)
9.8.2 PLA故障的特殊性
9.8.3 PLA的測(cè)試生成算法與可測(cè)性設(shè)計(jì)簡(jiǎn)介
小結(jié)
思考題與習(xí)題
參考文獻(xiàn)