EDA技術(shù)與VHDL設(shè)計(jì)

第1章 EDA技術(shù)概述
1.1 EDA技術(shù)及其發(fā)展歷程
1.2 EDA技術(shù)的特征和優(yōu)勢(shì)
1.2.1 EDA技術(shù)的基本特征
1.2.2 EDA技術(shù)的優(yōu)勢(shì)
1.3 EDA設(shè)計(jì)的目標(biāo)和流程
1.3.1 EDA技術(shù)的實(shí)現(xiàn)目標(biāo)
1.3.2 EDA設(shè)計(jì)流程
1.3.3 數(shù)字集成電路的設(shè)計(jì)
1.3.4 模擬集成電路的設(shè)計(jì)
1.4.EDA技術(shù)與ASIC設(shè)計(jì)
1.4.1 ASIC的特點(diǎn)與分類
1.4.2 ASIC的設(shè)計(jì)方法
1.4.3 SoC設(shè)計(jì)
1.5 硬件描述語言
1.5.1 VHDL
1.5.2 Verilog HDL
1.5.3 ABEL.HDL
1.5.4 Verilog HDL和VHDL的比較
1.6 EDA設(shè)計(jì)工具
1.6.1 EDA設(shè)計(jì)工具分類
1.6.2 EDA公司與工具介紹
1.7 EDA技術(shù)的發(fā)展趨勢(shì)
習(xí)題1
第2章 可編程邏輯器件基礎(chǔ)
2.1 概述
2.1.1 可編程邏輯器件發(fā)展歷程
2.1.2 可編程邏輯器件分類
2.1.3 可編程邏輯器件的優(yōu)勢(shì)
2.1.4 可編程邏輯器件的發(fā)展趨勢(shì)
2.2 PLD器件的基本結(jié)構(gòu)
2.2.1 基本結(jié)構(gòu)
2.2.2 電路符號(hào)
2.2.3 PROM
2.2.4 PLA
2.2.5 PAL
2.2.6 GAL
2.3 CPLD/FPGA的結(jié)構(gòu)特點(diǎn)
2.3.1 Lattice公司的CPLD/FPGA
2.3.2 Xilinx公司的CPLD/FPGA
2.3.3 Altera和Actel公司的CPLD/FPGA
2.3.4 CPLD和FPGA的異同
2.4 可編程邏輯器件的基本資源
2.4.1 功能單元
2.4.2 輸入-輸出焊盤
2.4.3 布線資源
2.4.4 片內(nèi)RAM
2.5 可編程邏輯器件的編程器件
2.5.1熔絲型開關(guān)
2.5.2反熔絲型開關(guān)
2.5.3浮柵編程器件
2.5.4基于SRAM的編程器件
2.6可編程邏輯器件的設(shè)計(jì)與開發(fā)
2.6.1 CPLD/FPGA設(shè)計(jì)流程
2.6.2 CPLD/FPGA開發(fā)工具
2.6.3 CPLD/FPGA的應(yīng)用選擇
2.7可編程邏輯器件的測(cè)試技術(shù)
2.7.1邊界掃描測(cè)試原理
2.7.2 IEEE 1l49.1標(biāo)準(zhǔn)
2.7.3邊界掃描策略及相關(guān)工具
習(xí)題2
第3章 典型FPGA/CPLD的結(jié)構(gòu)與配置
3.1 Stratix高端FPGA系列
3.1.1 Stratix器件
3.1.2 Stratix Il器件
3.2 Cyclone低成本FPGA系列
3.2.1 Cyclone器件
3.3 ACEX lK器件
3.4 典型CPLD器件
3.4.1 MAX II器件
3.4.2 MAX 7000器件
3.5 FPGA/CPLD的配置
……
第4章 原理圖與宏功能模塊設(shè)計(jì)
第5章 VHDL設(shè)計(jì)輸入方式
第6章 VHDL結(jié)構(gòu)與要素
第7章 VHDL基本語句與基本設(shè)計(jì)
第8章 VHDL設(shè)計(jì)進(jìn)階
第9章 數(shù)字接口實(shí)例及分析
第10章 通信算法實(shí)例及分析
附錄A EDA實(shí)驗(yàn)系統(tǒng)簡(jiǎn)介
參考文獻(xiàn)