Verilog HDL程序設(shè)計(jì)與實(shí)踐

第1章 EDA設(shè)計(jì)與VerilogHDL語言概述1
1.1 EDA設(shè)計(jì)概述1
1.1.1 EDA技術(shù)簡介1
1.1.2 EDA與傳統(tǒng)電子系統(tǒng)設(shè)計(jì)方法2
1.1.3 可編程邏輯器件對(duì)EDA技術(shù)的要求4
1.2 VerilogHDL語言簡介5
1.2.1 硬件描述語言說明5
1.2.2 VerilogHDL語言的歷史6
1.2.3 VerilogHDL語言的能力6
1.2.4 VerilogHDL和VHDL語言的比較7
1.2.5 VerilogHDL和C語言的比較8
1.3 VerilogHDL語言的描述層次說明8
1.3.1 VerilogHDL語言描述能力綜述8
1.3.2 系統(tǒng)級(jí)和算法級(jí)建模9
1.3.3 RTL級(jí)建模9
1.3.4 門級(jí)和開關(guān)級(jí)建模9
1.4 基于VerilogHDL語言的CPLD/FPGA開發(fā)流程10
1.5 VerilogHDL語言的可綜合與仿真特性12
1.5.1 VerilogHDL語句的可綜合性說明12
1.5.2 VerilogHDL語句的仿真特性說明13
1.6 本章小結(jié)14
1.7 思考題14
第2章 VerilogHDL基礎(chǔ)與開發(fā)平臺(tái)操作指南15
2.1 VerilogHDL程序開發(fā)的必備知識(shí)15
2.1.1 數(shù)字的表示形式15
2.1.2 常用術(shù)語解釋17
2.1.3 VerilogHDL程序的優(yōu)劣判斷指標(biāo)18
2.2 VerilogHDL程序設(shè)計(jì)模式19
2.2.1 自頂向下的設(shè)計(jì)模式19
2.2.2 層次、模塊化模式20
2.2.3 IP核的重用20
2.3 XilinxSpartan3E系列FPGA簡介21
2.3.1 Spartan3E系列FPGA簡介21
2.3.2 Spartan3E系列FPGA結(jié)構(gòu)說明22
2.4 ISE快速入門25
2.4.1 ISE操作基礎(chǔ)25
2.4.2 新建工程29
2.4.3 VerilogHDL代碼的輸入與功能仿真30
2.4.4 XilinxIP核的使用34
2.4.5 用戶約束輸入39
2.4.6 綜合與實(shí)現(xiàn)42
2.4.7 器件配置44
2.5 ModelSim快速入門50
2.5.1 ModelSim仿真軟件的安裝51
2.5.2 在ModelSim中指定Xilinx的仿真庫53
2.5.3 ModelSim的基本操作53
2.6 本章小結(jié)55
2.7 思考題56
第3章 VerilogHDL程序結(jié)構(gòu)57
3.1 程序模塊說明57
3.1.1 VerilogHDL模塊的概念57
3.1.2 模塊的基本結(jié)構(gòu)57
3.1.3 端口說明59
3.2 VerilogHDL的層次化設(shè)計(jì)59
3.2.1 VerilogHDL層次化設(shè)計(jì)的表現(xiàn)形式59
3.2.2 模塊例化59
3.2.3 參數(shù)映射63
3.2.4 在ISE中通過圖形化方式實(shí)現(xiàn)層次化設(shè)計(jì)66
3.3 VerilogHDL語言的描述形式68
3.3.1 結(jié)構(gòu)描述形式68
3.3.2 行為描述形式75
3.3.3 混合設(shè)計(jì)模式79
3.4 本章小結(jié)79
3.5 思考題79
第4章 VerilogHDL語言基本要素81
4.1 標(biāo)志符與注釋81
4.1.1 標(biāo)志符81
4.1.2 注釋82
4.2 數(shù)字與邏輯數(shù)值82
4.2.1 邏輯數(shù)值82
4.2.2 常量82
4.2.3 參數(shù)83
4.3 數(shù)據(jù)類型83
4.3.1 數(shù)據(jù)類型綜述83
4.3.2 線網(wǎng)類型84
4.3.3 寄存器類型88
4.4 運(yùn)算符和表達(dá)式91
4.4.1 賦值運(yùn)算符91
4.4.2 算術(shù)運(yùn)算符93
4.4.3 邏輯運(yùn)算符96
4.4.4 關(guān)系運(yùn)算符97
4.4.5 條件運(yùn)算符99
4.4.6 位運(yùn)算符100
4.4.7 拼接運(yùn)算符101
4.4.8 移位運(yùn)算符102
4.4.9 一元約簡運(yùn)算符103
4.5 本章小結(jié)104
4.6 思考題104
第5章 面向綜合的行為描述語句105
5.1 觸發(fā)事件控制105
5.1.1 信號(hào)電平事件語句105
5.1.2 信號(hào)跳變沿事件語句106
5.2 條件語句107
5.2.1 if語句107
5.2.2 case語句108
5.2.3 條件語句的深入理解112
5.3 循環(huán)語句114
5.3.1 repeat語句114
5.3.2 while語句116
5.3.3 for語句117
5.3.4 循環(huán)語句的深入理解119
5.4 任務(wù)和函數(shù)124
5.4.1 任務(wù)(task)語句124
5.4.2 函數(shù)(function)語句126
5.4.3 任務(wù)和函數(shù)的深入理解128
5.5 本章小結(jié)129
5.6 思考題129
第6章 面向驗(yàn)證和仿真的行為描述語句131
6.1 驗(yàn)證與仿真概述131
6.1.1 代碼驗(yàn)證與仿真概述131
6.1.2 測(cè)試平臺(tái)說明132
6.1.3 驗(yàn)證測(cè)試方法論134
6.1.4 Testbench結(jié)構(gòu)說明138
6.2 仿真程序執(zhí)行原理139
6.2.1 VerilogHDL語義簡介139
6.2.2 VerilogHDL仿真原理139
6.3 延時(shí)控制語句141
6.3.1 延時(shí)控制的語法說明141
6.3.2 延時(shí)控制應(yīng)用實(shí)例142
6.4 常用的行為仿真描述語句144
6.4.1 循環(huán)語句145
6.4.2 force和release語句146
6.4.3 wait語句147
6.4.4 事件控制語句148
6.4.5 task和function語句149
6.4.6 串行激勵(lì)與并行激勵(lì)語句150
6.5 用戶自定義元件151
6.5.1 UDP的定義與調(diào)用151
6.5.2 UDP應(yīng)用實(shí)例152
6.6 仿真激勵(lì)的產(chǎn)生154
6.6.1 變量初始化154
6.6.2 時(shí)鐘信號(hào)的產(chǎn)生158
6.6.3 復(fù)位信號(hào)的產(chǎn)生159
6.6.4 數(shù)據(jù)信號(hào)的產(chǎn)生160
6.6.5 典型測(cè)試平臺(tái)實(shí)例162
6.6.6 關(guān)于仿真效率的說明162
6.7 Xilinx仿真工具ISESimulator163
6.7.1 基于波形測(cè)試法的仿真163
6.7.2 基于VerilogHDL測(cè)試平臺(tái)的仿真165
6.8 Xilinx系統(tǒng)驗(yàn)證工具ChipScopePro170
6.8.1 ChipScopePro工具簡介170
6.8.2 ChipScopePro開發(fā)實(shí)例171
6.9 本章小結(jié)178
6.1 0思考題178
第7章 系統(tǒng)任務(wù)和編譯預(yù)處理語句179
7.1 系統(tǒng)任務(wù)語句179
7.1.1 輸出顯示任務(wù)179
7.1.2 文件輸入輸出任務(wù)185
7.1.3 時(shí)間標(biāo)度任務(wù)190
7.1.4 仿真控制任務(wù)191
7.1.5 仿真時(shí)間函數(shù)192
7.1.6 數(shù)字類型變換函數(shù)194
7.1.7 概率分布函數(shù)194
7.2 編譯預(yù)處理語句196
7.2.1 宏定義define語句196
7.2.2 條件編譯命令if語句198
7.2.3 文件包含include語句199
7.2.4 時(shí)間尺度timescale語句201
7.2.5 其他語句203
7.3 本章小結(jié)203
7.4 思考題204
第8章 VerilogHDL可綜合設(shè)計(jì)的難點(diǎn)解析205
8.1 組合邏輯和時(shí)序邏輯205
8.1.1 組合邏輯設(shè)計(jì)205
8.1.2 時(shí)序邏輯設(shè)計(jì)208
8.1.3 組合邏輯電路中的競爭與冒險(xiǎn)212
8.1.4 時(shí)序邏輯的時(shí)鐘選擇策略216
8.2 同步時(shí)序電路和異步時(shí)序電路219
8.2.1 同步時(shí)序電路設(shè)計(jì)219
8.2.2 異步時(shí)序電路設(shè)計(jì)223
8.2.3 異步電路和同步電路的比較226
8.3 阻塞賦值與非阻塞賦值227
8.3.1 阻塞賦值與非阻塞過程的深入理解227
8.3.2 組合邏輯中的阻塞與非阻塞228
8.3.3 時(shí)序邏輯中的阻塞與非阻塞229
8.3.4 編碼建議232
8.4 雙向端口233
8.4.1 雙向端口簡介233
8.4.2 雙向端口應(yīng)用實(shí)例234
8.5 鎖存器237
8.5.1 鎖存器本質(zhì)說明237
8.5.2 鎖存器的產(chǎn)生原因和處理策略237
8.5.3 鎖存器的應(yīng)用規(guī)則239
8.6 消除不確定輸入的電路設(shè)計(jì)242
8.6.1 初始值不確定態(tài)的消除242
8.6.2 邏輯運(yùn)算不確定態(tài)的消除242
8.7 面向硬件的設(shè)計(jì)思維243
8.7.1 基本的硬件設(shè)計(jì)模式243
8.7.2 程序執(zhí)行順序244
8.7.3 時(shí)鐘是時(shí)序電路的控制者245
8.8 本章小結(jié)247
8.9 思考題248
第9章 高級(jí)邏輯設(shè)計(jì)思想與代碼風(fēng)格249
9.1 通用指導(dǎo)原則249
9.1.1 面積和速度的互換原則249
9.1.2 模塊劃分原則250
9.2 代碼風(fēng)格250
9.2.1 代碼風(fēng)格的含義251
9.2.2 通用的代碼設(shè)計(jì)風(fēng)格251
9.2.3 通用的代碼書寫風(fēng)格252
9.2.4 Xilinx專用代碼設(shè)計(jì)風(fēng)格255
9.3 常用的設(shè)計(jì)思想與代碼設(shè)計(jì)風(fēng)格258
9.3.1 流水線技術(shù)原理和VerilogHDL實(shí)現(xiàn)258
9.3.2 邏輯復(fù)用與邏輯復(fù)制原理和VerilogHDL實(shí)現(xiàn)264
9.3.3 關(guān)鍵路徑提取原理和VerilogHDL實(shí)現(xiàn)268
9.3.4 邏輯合并與拆分原理和VerilogHDL實(shí)現(xiàn)269
9.3.5 多時(shí)鐘域接口設(shè)計(jì)技巧270
9.4 本章小結(jié)282
9.5 思考題282
第10章 可綜合狀態(tài)機(jī)開發(fā)實(shí)例283
10.1 狀態(tài)機(jī)基本概念283
10.1.1 狀態(tài)機(jī)工作原理以及分類283
10.1.2 狀態(tài)機(jī)描述方式284
10.1.3 狀態(tài)機(jī)設(shè)計(jì)思想286
10.2 可綜合狀態(tài)機(jī)設(shè)計(jì)原則286
10.2.1 狀態(tài)機(jī)開發(fā)流程286
10.2.2 狀態(tài)編碼原則287
10.2.3 狀態(tài)機(jī)的容錯(cuò)處理288
10.2.4 常用的設(shè)計(jì)準(zhǔn)則288
10.3 狀態(tài)機(jī)的VerilogHDL實(shí)現(xiàn)289
10.3.1 狀態(tài)機(jī)實(shí)現(xiàn)綜述289
10.3.2 Moore狀態(tài)機(jī)開發(fā)實(shí)例293
10.3.3 Mealy狀態(tài)機(jī)開發(fā)實(shí)例295
10.4 Xilinx狀態(tài)機(jī)設(shè)計(jì)工具StateCAD298
10.4.1 StateCAD基礎(chǔ)介紹298
10.4.2 編輯狀態(tài)機(jī)299
10.4.3 狀態(tài)機(jī)優(yōu)化以及HDL代碼生成301
10.4.4 測(cè)試狀態(tài)機(jī)303
10.5 本章小結(jié)305
10.6 思考題305
第11章 常用邏輯的VerilogHDL實(shí)現(xiàn)307
11.1 時(shí)鐘處理電路的VerilogHDL實(shí)現(xiàn)307
11.1.1 整數(shù)分頻模塊307
11.1.2 非整數(shù)分頻模塊310
11.1.3 同步整形電路313
11.2 乘加運(yùn)算的VerilogHDL實(shí)現(xiàn)315
11.2.1 加法器的VerilogHDL實(shí)現(xiàn)315
11.2.2 乘法器的VerilogHDL實(shí)現(xiàn)318
11.2.3 數(shù)據(jù)的截位與擴(kuò)位324
11.3 數(shù)碼管接口電路的VerilogHDL實(shí)現(xiàn)325
11.3.1 數(shù)碼管簡介325
11.3.2 數(shù)碼管顯示電路的VerilogHDL實(shí)現(xiàn)326
11.4 按鈕接口電路的VerilogHDL實(shí)現(xiàn)328
11.4.1 按鈕掃描電路的VerilogHDL實(shí)現(xiàn)328
11.4.2 按鈕防抖電路的VerilogHDL實(shí)現(xiàn)332
11.5 CRC編碼器的VerilogHDL實(shí)現(xiàn)334
11.5.1 CRC校驗(yàn)碼的原理334
11.5.2 CRC16編碼器的VerilogHDL實(shí)現(xiàn)335
11.6 片內(nèi)存儲(chǔ)器的VerilogHDL實(shí)現(xiàn)337
11.6.1 RAM的VerilogHDL實(shí)現(xiàn)337
11.6.2 移位寄存器的VerilogHDL實(shí)現(xiàn)341
11.7 SPI接口協(xié)議的VerilogHDL實(shí)現(xiàn)343
11.7.1 SPI通信協(xié)議343
11.7.2 SPI協(xié)議的VerilogHDL實(shí)現(xiàn)345
11.8 本章小結(jié)349
11.9 思考題349
第12章 Xilinx硬核模塊的VerilogHDL調(diào)用351
12.1 差分I/O對(duì)管腳的VerilogHDL調(diào)用351
12.1.1 差分I/O對(duì)管腳結(jié)構(gòu)說明351
12.1.2 調(diào)用差分I/O的參考設(shè)計(jì)354
12.2 DCM模塊的VerilogHDL調(diào)用356
12.2.1 DCM模塊的說明356
12.2.2 調(diào)用DCM模塊的參考設(shè)計(jì)359
12.3 硬核乘法器的VerilogHDL調(diào)用362
12.3.1 硬核乘法器結(jié)構(gòu)說明362
12.3.2 基于IP核調(diào)用硬核乘法器363
12.4 塊RAM的VerilogHDL調(diào)用365
12.4.1 塊RAM結(jié)構(gòu)說明365
12.4.2 基于IP核調(diào)用塊RAM單元368
12.5 本章小結(jié)374
12.6 思考題374
第13章 串口接口的VerilogHDL設(shè)計(jì)375
13.1 串口以及串口通信協(xié)議簡介375
13.1.1 串口接口375
13.1.2 RS-232通信協(xié)議375
13.2 串口通信控制器的VerilogHDL實(shí)現(xiàn)377
13.2.1 系統(tǒng)功能說明377
13.2.2 頂層模塊的組成結(jié)構(gòu)和VerilogHDL實(shí)現(xiàn)377
13.2.3 波特率發(fā)生器模塊的VerilogHDL實(shí)現(xiàn)380
13.2.4 發(fā)送模塊的VerilogHDL實(shí)現(xiàn)381
13.2.5 接收模塊的VerilogHDL實(shí)現(xiàn)386
13.3 RS-232設(shè)計(jì)板級(jí)調(diào)試390
13.3.1 板級(jí)調(diào)試說明390
13.3.2 配置超級(jí)終端391
13.3.3 添加ChipScopePro核392
13.3.4 系統(tǒng)調(diào)試結(jié)果396
13.4 本章小結(jié)398
13.5 思考題398
參考文獻(xiàn)399