Xilinx FPGA開發(fā)實用教程

第1章　 FPGA開發(fā)簡介
1.1　可編程邏輯器件基礎
1.1.1　可編程邏輯器件概述
1.1.2　可編程邏輯器件的發(fā)展歷史
1.1.3　PLD開發(fā)工具
1.2　FPGA芯片結構
1.2.1　FPGA工作原理與簡介
1.2.2　FPGA芯片結構
1.2.3　軟核、硬核以及固核的概念
1.3　基于FPGA的開發(fā)流程
1.3.1　FPGA設計方法概論
1.3.2　典型FPGA開發(fā)流程
1.3.3　基于FPGA的SOC設計方法
1.4　Xilinx公司主流可編程邏輯器件簡介
1.4.1　Xilinx FPGA芯片介紹
1.4.2　Xilinx PROM芯片介紹
1.5　本章小結
第2章　Verilog HDL語言基礎
2.1　Verilog HDL語言簡介
2.1.1　Verilog HDL語言的歷史
2.1.2　Verilog HDL的主要能力
2.1.3　Verilog HDL和VHDL的區(qū)別
2.1.4　Verilog HDL設計方法
2.2　Verilog HDL基本程序結構
2.3　Verilog HDL語言的數(shù)據(jù)類型和運算符
2.3.1　標志符
2.3.2　數(shù)據(jù)類型
2.3.3　模塊端口
2.3.4　常量集合
2.3.5　運算符和表達式
2.4　Verilog HDL語言的描述語句
2.4.1　結構描述形式
2.4.2　數(shù)據(jù)流描述形式
2.4.3　行為描述形式
2.4.4　混合設計模式
2.5　Verilog代碼書寫規(guī)范
2.5.1　信號命名規(guī)則
2.5.2　模塊命名規(guī)則
2.5.3　代碼格式規(guī)范
2.5.4　模塊調用規(guī)范
2.6　Verilog常用程序示例
2.6.1　Verilog基本模塊
2.6.2　基本時序處理模塊
2.6.3　常用數(shù)字處理算法的Verilog實現(xiàn)
2.7　本章小結
第3章　基于Xilinx芯片的HDL語言高級進階
3.1　面向硬件電路的設計思維
3.1.1　面向硬件的程序設計思維
3.1.2　“面積”和“速度”的轉換原則
3.1.3　同步電路的設計原則
3.1.4　模塊劃分的設計原則
3.2　優(yōu)秀的HDL代碼風格
3.2.1　代碼風格的含義
3.2.2　通用代碼風格的介紹
3.2.3　專用代碼風格的簡要說明
3.3　Verilog建模與調試技巧
3.3.1　雙向端口的使用和仿真
3.3.2　阻塞賦值與非阻塞賦值
3.3.3　輸入值不確定的組合邏輯電路
3.3.4　數(shù)學運算中的擴位與截位操作
3.3.5　利用塊RAM來實現(xiàn)數(shù)據(jù)延遲
3.3.6　測試向量的生成
3.4　Xilinx公司原語的使用方法
3.4.1　計算組件
3.4.2　時鐘組件
3.4.3　配置和檢測組件
3.4.4　吉比特收發(fā)器組件
3.4.5　I/O端口組件
3.4.6　處理器組件
3.4.7　RAM/ROM組件
3.4.8　寄存器和鎖存器
3.4.9　移位寄存器組件
3.4.10　Slice/CLB組件
3.5　本章小結
第4章　ISE開發(fā)環(huán)境使用指南
4.1　ISE套件的介紹與安裝
4.1.1　ISE簡要介紹
4.1.2　ISE功能簡介
4.1.3　ISE軟件的安裝
4.1.4　ISE軟件的基本操作
4.2　基于ISE的代碼輸入
4.2.1　新建工程
4.2.2　代碼輸入
4.2.3　代碼模板的使用
4.2.4　Xilinx IP Core的使用
4.3　基于ISE的開發(fā)流程
4.3.1　基于Xilinx XST的綜合
4.3.2　基于ISE的仿真
4.3.3　基于ISE的實現(xiàn)
4.3.4　基于ISE的芯片編程
4.3.5　功耗分析以及XPower的使用
4.4　約束文件的編寫
4.4.1　約束文件的基本操作
4.4.2　UCF文件的語法說明
4.4.3　管腳和區(qū)域約束語法
4.4.4　管腳和區(qū)域約束編輯器PACE
4.5　ISE與
第三方軟件
4.5.1　Synplify Pro軟件的使用
4.5.2　ModelSim軟件的使用
4.5.3　Synplify Pro、ModelSim和ISE的聯(lián)合開發(fā)流程
4.5.4　ISE與MATLAB的聯(lián)合使用
4.6　Xilinx FPGA芯片底層單元的使用
4.6.1　Xilinx全局時鐘網(wǎng)絡的使用
4.6.2　DCM模塊的使用
4.6.3　Xilinx內嵌塊存儲器的使用
4.6.4　硬核乘加器的使用
4.7　本章小結
第5章　FPGA配置電路及軟件操作
5.1　FPGA配置電路綜述
5.1.1　Xilinx FPGA配置電路綜述
5.1.2　Xilinx FPGA常用的配置管腳
5.1.3　Xilinx FPGA配置電路分類
5.2　JTAG電路的原理與設計
5.2.1　JTAG電路的工作原理
5.2.2　Xilinx JTAG下載線
5.3　FPGA的常用配置電路
5.3.1　主串模式——最常用的FPGA配置模式
5.3.2　SPI串行Flash配置模式
5.3.3　從串配置模式
5.3.4　字節(jié)寬度外部接口并行配置模式
5.3.5　JTAG配置模式
5.3.6　System ACE配置方案
5.4　iMPACT軟件使用
5.4.1　iMPACT綜述與基本操作
5.4.2　使用iMPACT創(chuàng)建配置文件
5.4.3　使用iMPACT配置芯片
5.4.4　FPGA配置失敗的常見問題
5.5　從配置PROM中讀取用戶數(shù)據(jù)
5.5.1　從PROM中引導數(shù)據(jù)簡介
5.5.2　硬件電路設計方法
5.5.3　軟件操作流程
5.6　本章小結
第6章　在線邏輯分析儀ChipScope的使用
6.1　ChipScope介紹
6.1.1　ChipScope Pro簡介
6.1.2　ChipScope Pro軟件的安裝
6.1.3　ChipScope Pro的使用流程
6.2　ChipScope Core Generator使用說明
6.2.1　ChipScope Pro核的基本介紹
6.2.2　ChipScope核的生成流程
6.3　ChipScope Core Inserter使用說明
6.3.1　Core Inserter的用戶界面
6.3.2　Core Inserter的基本操作
6.4　ChipScope Pro Analyzer使用說明
6.4.1　ChipScope 分析儀的用戶界面
6.4.2　ChipScope Analyzer的基本操作
6.5　在ISE中直接調用ChipScope的應用實例
6.5.1　在工程中添加ChipScope Pro文件
6.5.2　在ChipScope Pro中完成下載和觀察
6.6　本章小結
第7章　基于FPGA的數(shù)字信號處理技術
7.1　數(shù)字信號概述
7.1.1　數(shù)字信號的產(chǎn)生
7.1.2　采樣定理
7.1.3　數(shù)字系統(tǒng)的主要性能指標
7.2　離散傅里葉變換基礎
7.2.1　離散傅里葉變換
7.2.2　頻域應用
7.2.3　FFT/IFFT IP Core的使用
7.3　XtremeDSP模塊功能介紹
7.4　乘累加結構的FIR濾波器
7.4.1　單乘法器MAC FIR濾波器
7.4.2　對稱MAC FIR濾波器
7.4.3　MAC FIR濾波器IP Core的使用
7.5　半并行/并行FIR濾波器
7.5.1　并行FIR濾波器
7.5.2　半并行FIR濾波器
7.5.3　FIR Compiler IP Core的使用
7.6　多通道FIR濾波器
7.6.1　濾波器組的基本概念
7.6.2　多通道FIR濾波器的基本原理
7.6.3　多通道FIR濾波器組的FPGA實現(xiàn)
7.7　本章小結
第8章　基于System Generator的DSP系統(tǒng)開發(fā)技術
8.1　System Generator的簡介與安裝
8.1.1　System Generator簡介
8.1.2　System Generator的主要特征
8.1.3　System Generator軟件的安裝和配置
8.2　System Generator入門基礎
8.2.1　System Generator開發(fā)流程簡介
8.2.2　Simulink基礎
8.2.3　AccelDSP軟件工具
8.3　基于System Generator的DSP系統(tǒng)設計
8.3.1　System Generator快速入門
8.3.2　System Generator中的信號類型
8.3.3　自動代碼生成
8.3.4　編譯MATLAB設計生成FPGA代碼
8.3.5　子系統(tǒng)的建立和使用
8.4　基于System Generator的硬件協(xié)仿真
8.4.1　硬件協(xié)仿真平臺的介紹與平臺安裝
8.4.2　硬件協(xié)仿真的基本操作
8.4.3　共享存儲器的操作
8.5　System Generator的高級應用
8.5.1　導入外部的HDL程序模塊
8.5.2　設計在線調試
8.5.3　系統(tǒng)中的多時鐘設計
8.5.4　軟、硬件聯(lián)合開發(fā)
8.5.5　FPGA設計的高級技巧
8.5.6　設計資源評估
8.6　開發(fā)實例： 基于FIR濾波器的協(xié)仿真實例
8.7　本章小結
第9章　基于FPGA的可編程嵌入式開發(fā)技術
9.1　可編程嵌入式系統(tǒng)（EDK）介紹
9.1.1　基于FPGA的可編程嵌入式開發(fā)系統(tǒng)
9.1.2　Xilinx公司的解決方案
9.2　Xilinx嵌入式開發(fā)系統(tǒng)組成介紹
9.2.1　片內微處理器軟核MicroBlaze
9.2.2　片內微處理器PowerPC
9.2.3　常用的IP核以及設備驅動
9.2.4　系統(tǒng)設計方案
9.3　EDK軟件基本介紹
9.3.1　EDK的介紹與安裝
9.3.2　EDK設計的實現(xiàn)流程
9.3.3　EDK的文件管理架構
9.4　XPS軟件的基本操作
9.4.1　XPS的啟動
9.4.2　利用BSB創(chuàng)建新工程
9.4.3　XPS的用戶界面
9.4.4　XPS的目錄結構與硬件平臺
9.4.5　在XPS加入IP Core
9.4.6　在XPS中定制用戶設備的IP
9.4.7　XPS中IP Core API函數(shù)的查閱和使用方法
9.5　XPS軟件的高級操作
9.5.1　XPS的軟件輸入
9.5.2　XPS中的設計仿真
9.5.3　將EDK設計作為ISE設計的子系統(tǒng)
9.5.4　XPS對嵌入式操作系統(tǒng)的支持
9.5.5　XPS工程的實現(xiàn)和下載
9.5.6　在線調試工具XMD的使用
9.5.7　XPS中ChipScope的使用
9.5.8　軟件平臺SDK的使用
9.6　EDK開發(fā)實例——DDR SDRAM接口控制器
9.6.1　DDR SDRAM工作原理
9.6.2　DDR SDRAM控制器的EDK實現(xiàn)
9.6.3　DDR SDRAM控制器的調試
9.7　本章小結
第10章　基于FPGA的高速數(shù)據(jù)連接技術
10.1　高速數(shù)據(jù)連接功能簡介
10.1.1　高速數(shù)據(jù)傳輸?shù)谋尘?br />10.1.2　Xilinx公司高速連接功能的解決方案
10.2　實現(xiàn)吉比特高速串行I/O的相關技術
10.2.1　吉比特高速串行I/O的特點和應用
10.2.2　吉比特串行I/O系統(tǒng)的組成
10.2.3　吉比特串行I/O的設計要點
10.3　基于Rocket I/O高速串行技術
10.3.1　Rocket I/O技術簡介
10.3.2　Aurora協(xié)議
10.3.3　Rocket I/O硬核模塊的體系結構
10.3.4　Rocket I/O的時鐘設計方案
10.3.5　Rocket I/O的開發(fā)要素
10.3.6　Rocket I/O IP Core的使用
10.4　基于Xilinx FPGA的千兆以太網(wǎng)控制器的開發(fā)
10.4.1　千兆以太網(wǎng)技術
10.4.2　基于FPGA的千兆以太網(wǎng)MAC控制器實現(xiàn)方案
10.4.3　Xilinx 千兆以太網(wǎng)MAC IP Core
10.5　本章小結
第11章　時序分析原理以及時序分析器的使用
11.1　時序分析的作用和原理
11.1.1　時序分析的作用
11.1.2　靜態(tài)時序分析原理
11.1.3　時序分析的基礎知識
11.2　Xilinx FPGA中的時鐘資源
11.2.1　全局時鐘資源
11.2.2　第二全局時鐘資源
11.3　時序約束
11.3.1　使用約束文件添加時序約束
11.3.2　使用約束編輯器添加時序約束
11.4　ISE時序分析器
11.4.1　時序分析器簡介
11.4.2　時序分析器的文件類型
11.4.3　時序分析器的調用與用戶界面
11.4.4　時序分析器的基本使用方法
11.4.5　提高時序性能的手段
11.5　本章小結
縮略語
參考文獻