Nios II系統(tǒng)開發(fā)設(shè)計與應(yīng)用實例

第一部  分芯片器件與開發(fā)工具
第1章  FPGA/CPLD開發(fā)基礎(chǔ)
1.1 FPGA/CPLD概述2
1.1.1 FPGA/CPLD與EDA、ASIC技術(shù)3
1.1.2 FPGA/CPLD與SOPC/SOC 4
1.2 FPGA/CPLD硬件體系結(jié)構(gòu)4
1.2.1 FPGA體系結(jié)構(gòu)4
1.2.2 CPLD體系結(jié)構(gòu)7
1.2.3 FPGA和CPLD的比較8
1.3 FPGA/CPLD的開發(fā)流程10
1.4 FPGA/CPLD的常用開發(fā)工具12
第2章  Altera FPGA/CPLD的結(jié)構(gòu)
2.1 Altera高密度FPGA15
2.2 Altera低成本FPGA19
2.2.1 主流低成本FPGA——Cyclone 19
2.2.2 新一代低成本FPGA——CycloneII 21
第3章  Quartus II的基本應(yīng)用
3.1 Quartus II軟件的用戶界面25
3.2 設(shè)計輸入28
3.3 綜合29
3.4 布局布線32
3.5 仿真33
3.6 編程與配置35
第4章  Quartus II輔助設(shè)計工具的應(yīng)用
4.1 定制元件工具MegaWizard PlugIn Manager的使用39
4.1.1 IP核簡介39
4.1.2 基本宏單元的定制41
4.2 RTL閱讀器44
4.2.1 JRTL閱讀器簡介45
4.2.2 RTL閱讀器用戶界面45
4.2.3 原理圖的分頁和模塊層次的切換46
4.2.4 使用RTL閱讀器分析設(shè)計中的問題47
4.3 SignalTapII邏輯分析器48
4.4 時序收斂平面布局規(guī)劃器（Timing Closure Floorplan）52
4.4.1 使用Timing Closure Floorplan分析設(shè)計52
4.4.2 使用Timing Closure Floorplan優(yōu)化設(shè)計54
4.5 Chip Editor底層編輯器54
4.5.1 Chip Editor功能簡介54
4.5.2 使用Chip Editor的設(shè)計流程55
4.5.3 Chip Editor視圖55
4.5.4 資源特性編輯器55
4.5.5 Chip Editor一般應(yīng)用57
4.6 時鐘管理57
4.6.1 時序問題57
4.6.2 鎖相環(huán)應(yīng)用60
4.7 片外高速存儲器65
4.8 時序約束與時序分析65
4.9 設(shè)計優(yōu)化67
第5章  ModelSim SE的基本應(yīng)用
5.1 基本仿真70
5.1.1 仿真基本流程70
5.1.2 創(chuàng)建工作設(shè)計庫70
5.1.3 編譯設(shè)計源文件71
5.1.4 裝載設(shè)計單元到仿真器71
5.1.5 運行仿真器72
5.1.6 在源代碼中設(shè)置斷點單步運行74
5.2 ModelSim SE工程75
5.2.1 創(chuàng)建新工程75
5.2.2 編譯源文件到工作庫和裝載設(shè)計到仿真器中76
5.2.3 用文件夾方式組織工程77
5.2.4 添加仿真器配置文件到工程中77
5.3 波形分析79
第二部分  Nios II理論基礎(chǔ)
第6章  Nios II 處理器
6.1 Nios II處理器系統(tǒng)簡介84
6.2 Nios II處理器體系結(jié)構(gòu)86
6.2.1 處理器體系結(jié)構(gòu)簡介86
6.2.2 處理器的實現(xiàn)87
6.2.3 寄存器文件88
6.2.4 算術(shù)邏輯單元88
6.2.5 異常和中斷的控制89
6.2.6 存儲器與I/O組織89
6.2.7 硬件輔助調(diào)試模塊92
6.3 Nios II內(nèi)核的三種類型92
6.3.1 Nios II/f核93
6.3.2 Nios II/s核94
6.3.3 Nios II/e核94
6.4 Nios II內(nèi)核在SOPC Builder中的實現(xiàn)95
6.4.1 Nios II核的選擇95
6.4.2 緩存與緊耦合存儲器的設(shè)置95
6.4.3 JTAG調(diào)試模塊級別的選擇96
6.4.4 用戶指令接口97
第7章  Avalon總線規(guī)范
7.1 概述99
7.2 術(shù)語和概念100
7.3 Avalon總線傳輸103
7.3.1 主端口接口與從端口接口103
7.3.2 Avalon總線時序103
7.3.3 Avalon總線信號104
7.4 Avalon從端口傳輸104
7.4.1 從傳輸?shù)腁valon總線信號105
7.4.2 Avalon總線上的從端口讀傳輸106
7.4.3 在Avalon總線上的從端口寫傳輸110
7.5 Avalon主端口傳輸114
7.5.1 主傳輸?shù)腁valon信號115
7.5.2 Avalon總線上的基本主端口讀傳輸116
7.5.3 Avalon總線上的基本主端口寫傳輸117
7.6 高級Avalon總線傳輸119
7.6.1 流傳輸模式119
7.6.2 Avalon總線控制信號124
7.7 片外設(shè)備與Avalon總線接口125
7.7.1 從傳輸?shù)腁valon三態(tài)信號126
7.7.2 無延遲的Avalon三態(tài)從端口讀傳輸127
7.7.3 Avalon三態(tài)從端口寫傳輸128
第8章  Nios II系統(tǒng)開發(fā)設(shè)計基礎(chǔ)
8.1 Nios II系統(tǒng)設(shè)計開發(fā)流程概述130
8.2 SOPC Builder進行硬件開發(fā)130
8.2.1 SOPC Builder簡介130
8.2.2 SOPC Builder開發(fā)流程133
8.2.3 用戶自定義組件創(chuàng)建與使用137
8.3 Nios II IDE軟件開發(fā)137
8.3.1 Nios II IDE簡介138
8.3.2 Nios II IDE開發(fā)流程140
8.3.3 HAL系統(tǒng)庫151
8.3.4 高級編程181第三部分Nios II實踐開發(fā)
第9章  Nios II系統(tǒng)設(shè)計基礎(chǔ)開發(fā)實例初級篇
9.1 Hello_world實驗194
9.1.1 實驗目的194
9.1.2 實驗內(nèi)容194
9.1.3 實驗步驟194
9.2 LED實驗201
9.2.1 實驗目的201
9.2.2 實驗內(nèi)容201
9.2.3 實驗步驟201
9.3 基于Nios II的UART串口實驗205
9.3.1 實驗目的205
9.3.2 實驗內(nèi)容205
9.3.3 實驗步驟206
9.4 PIO實驗210
9.4.1 實驗目的210
9.4.2 實驗內(nèi)容211
9.4.3 實驗步驟211
第10章  Nios II系統(tǒng)設(shè)計綜合提高實例中級篇
10.1 Flash存儲器實驗221
10.1.1 實驗目的221
10.1.2 實驗內(nèi)容221
10.1.3 實驗步驟221
10.2 SSRAM和SDRAM存儲器實驗230
10.2.1 實驗目的230
10.2.2 實驗內(nèi)容231
10.2.3 實驗步驟231
10.3 DMA實驗238
10.3.1 實驗目的238
10.3.2 實驗內(nèi)容239
10.3.3 實驗原理239
10.3.4 實驗步驟239
10.4 VGA實驗245
10.4.1 實驗目的245
10.4.2 實驗內(nèi)容245
10.4.3 實驗步驟245
10.5 Nios II自定義指令實驗251
10.5.1 實驗目的251
10.5.2 實驗內(nèi)容251
10.5.3 實驗原理251
10.5.4 實驗步驟254
第11章  基于嵌入式操作系統(tǒng)的Nios II系統(tǒng)設(shè)計與應(yīng)用高級篇
11.1 Hello μC/OSII實驗259
11.1.1 實驗目的259
11.1.2 實驗內(nèi)容259
11.1.3 實驗步驟259
11.2 基于μC/OSII的TCP/IP Socket Server實驗262
11.2.1 實驗目的262
11.2.2 實驗內(nèi)容263
11.2.3 實驗步驟263
11.3 μClinux內(nèi)核與根文件系統(tǒng)的移植及Flash在μClinux下的使用實驗268
11.3.1 實驗目的268
11.3.2 實驗內(nèi)容269
11.3.3 實驗步驟269
11.3.4 Linux簡介283
11.4 μClinux下應(yīng)用程序的建立與使用實驗284
11.4.1 實驗目的284
11.4.2 實驗內(nèi)容284
11.4.3 實驗步驟285
11.5 μClinux下Ethernet通信實驗287
11.5.1 實驗目的287
11.5.2 實驗內(nèi)容288
11.5.3 實驗步驟288
11.6 μClinux下USB接口實驗299
11.6.1 實驗目的299
11.6.2 實驗內(nèi)容299
11.6.3 實驗步驟299
參考文獻316