精通Verilog HDL語言編程

定　價：￥65.00

作　者：	劉波
出版社：	電子工業(yè)出版社
叢編項：
標(biāo)　簽：	算法語言

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ISBN：	9787121041273	出版時間：	2007-05-01	包裝：	平裝
開本：		頁數(shù)：	543	字?jǐn)?shù)：

內(nèi)容簡介

　　本書是Verilog HDL語言編程設(shè)計的優(yōu)秀實(shí)踐指導(dǎo)書。全書通過基礎(chǔ)知識和大量實(shí)例結(jié)合的形式，詳細(xì)介紹了Verilog HDL語言程序設(shè)計的基礎(chǔ)、 Verilog語言的綜合內(nèi)幕、常用EDA工具的使用、CPLD／FPGA設(shè)計的指導(dǎo)原則，以及大量的工程應(yīng)用實(shí)例。全書共分為五篇23章：第一篇為Verilog HDL語言設(shè)計基礎(chǔ)篇；第二篇為Verilog HDL語言綜合原理篇；第三篇為常用EDA開發(fā)工具篇；第四篇為設(shè)計經(jīng)驗(yàn)與技巧篇；第五篇是Verilog HDL實(shí)例應(yīng)用篇。內(nèi)容從零開始，由淺入深，循序漸進(jìn)，符合讀者學(xué)習(xí)過程。集基礎(chǔ)知識、設(shè)計經(jīng)驗(yàn)與技巧、綜合應(yīng)用實(shí)例于一體，是讀者學(xué)習(xí)Verilog HDL語言編程的最佳參考資料。本書適合電子、計算機(jī)、自動控制等專業(yè)的大學(xué)學(xué)生閱讀，同時也適合廣大從事數(shù)字系統(tǒng)設(shè)計的科研人員使用。

作者簡介

　　劉波，男，29歲，畢業(yè)于西安理工大學(xué)測控專業(yè)，碩士研究生。目前在成都前鋒科技事業(yè)部擔(dān)任主持設(shè)計師，精通單片機(jī)、CPLD/FPGA及DSP的設(shè)計，現(xiàn)主要從事數(shù)字電視相關(guān)產(chǎn)品的開發(fā)。曾經(jīng)設(shè)計完成過的代表性項目有：QF5310型MPEG2綜合解碼器、QF5372型多標(biāo)準(zhǔn)調(diào)制射頻信號發(fā)生器、QF537l型DVB-C QAM調(diào)制器、QF5312型DVB—C數(shù)字電視測試接收機(jī)等。

圖書目錄

第一篇 Verilog HDL 語言設(shè)計基礎(chǔ)篇.
第1章 VerilogHDL語言設(shè)計入門
1．1 HDL發(fā)展概述
1．2 與VHDL和C語言的比較
1．3 VerilogHDL語言開發(fā)流程
1．4 VerilogHDL程序的基本結(jié)構(gòu)
第2章 VerilogHDL語言要素與表達(dá)式
2．1 程序格式
2．2 注釋
2．3 間隔符
2．4 數(shù)值
2．5 字符串
2．6 標(biāo)識符
2．7 系統(tǒng)任務(wù)和函數(shù)
2．8 編譯指令
2．9 數(shù)據(jù)類型
2．10 表達(dá)式
第3章行為級建模
3．1 行為級建模的結(jié)構(gòu)
3．2 語句塊
第4章結(jié)構(gòu)級建模
4.1模塊級建模
4.2門級建模
第5章時序狀態(tài)機(jī)的設(shè)計入門與提高
5.1有限狀態(tài)機(jī)(FSM)的分類
5.2有限狀態(tài)機(jī)常用的描述.開發(fā)方法
5.3基于狀態(tài)轉(zhuǎn)移圖(STG)的設(shè)計
第二篇cVerilogcHDL語言綜合原理篇
第6章綜合的基本知識
6.1綜合的概念
6.2數(shù)值集合與數(shù)據(jù)類型
6.3儲值單元的綜合原則
第7章VerilogHDL語句的綜合
7.1連續(xù)賦值(ContinuouscAssignment)語句的綜合
7.2過程賦值(ProceduralcAssignment)語句的綜合
7.3邏輯運(yùn)算符的綜合
7.4算術(shù)運(yùn)算符的綜合
7.5關(guān)系運(yùn)算符(relationalcoperator)的綜合
7.6移位(shift)運(yùn)算符綜合
7.7位選擇(bit-selects)綜合
7.8條件表達(dá)式的綜合
7.9always語句的綜合
7.10if語句的綜合
7.11case語句的綜合
7.12關(guān)于鎖存器的綜合
7.13循環(huán)語句的綜合
7.14觸發(fā)器的建模
7.15阻塞和非阻塞賦值的深入討論
7.17任務(wù)的綜合
7.18值x(任意值).z(高阻)的綜合
第8章常用模塊的建模實(shí)例
8.1組合邏輯的建模
8.2時序邏輯的建模
8.3計數(shù)器建模
8.4多路開關(guān)建模
8.5譯碼器建模
8.6移位寄存器建模
8.7存儲器建模
8.8ALU單元建模
8.9加法器建模
第9章建模優(yōu)化
9.1資源共享
9.2公共子表達(dá)式
9.3代碼調(diào)整
9.4公因子
9.5觸發(fā)器和鎖存器的優(yōu)化
9.6代碼大小
9.7算術(shù)表達(dá)式樹高度優(yōu)化
9.8運(yùn)算符強(qiáng)度縮減
第10章設(shè)計驗(yàn)證7
10.2面向驗(yàn)證的編碼風(fēng)格
10.3定時驗(yàn)證
10.4時序分析基礎(chǔ)
10.5定時驗(yàn)證的系統(tǒng)任務(wù)
第三篇常用EDA開發(fā)工具篇
第11章Quartusll使用指南
11.1QuartusⅡ簡介
11.2QuartusⅡ設(shè)計流程
11.3QuartusⅡ設(shè)計方法
11.4QuartusⅡ各功能詳解
11.5時序約束與分析
11.6設(shè)計優(yōu)化
11.7SignalTapII
第12章ISE開發(fā)工具
12.1SE系統(tǒng)簡介
12.21SE設(shè)計快速入門
12.3工程管理與設(shè)計輸入
12.41SE中綜合工具介紹
12.5約束設(shè)置
12.6設(shè)計進(jìn)階
第13章ModelSim開發(fā)工具
13.1ModelSim簡介
13.2基本仿真步驟
13.3cModelSim各界面介紹
13.4ModelSim調(diào)試功能
第四篇設(shè)計經(jīng)驗(yàn)與技巧篇
第14章c優(yōu)秀設(shè)計的經(jīng)驗(yàn)與技巧指導(dǎo)
14.1VerilogHDL語言的編碼風(fēng)格(CodingStyle)
14.2同步復(fù)位與異步復(fù)位
14.3設(shè)計異步多時鐘系統(tǒng)的綜合及描述技巧
第五篇VerilogcHDLc實(shí)例應(yīng)用篇
第15章各種加法器(減法器)設(shè)計
15.1行波進(jìn)位(Ripple-Carry)加法器
15.2進(jìn)位鏈(Carry-Chain)加法器
15.3跳躍進(jìn)位(Carry-Skip)加法器
第16章常用乘法器設(shè)計
16.1基本乘法器
16.2時序乘法器
16.3陣列乘法器
第17章伽羅華域(3F(q)乘法器設(shè)計
17.1應(yīng)用背景
17.2理論算法
17.3基于弱對偶基的有限域比特并行乘法器建模
17.4弱對偶基有限域乘法器程序說明
第18章常用除法器設(shè)計
18.1二進(jìn)制恢復(fù)除法器
18.2時序除法器設(shè)計
第19章積分梳狀濾波器(CIC)設(shè)計
19.1應(yīng)用背景
19.3三級CIC抽取濾波器建模
19.4程序說明
第20章cCORDIC數(shù)字計算機(jī)的設(shè)計
20.1應(yīng)用背景
20.2理論算法
20.3用CORDIC計算正.余弦值實(shí)例建模
20.4程序說明
第21章偽隨機(jī)序列應(yīng)用設(shè)計
21.1應(yīng)用背景
21.2理論知識
21.3PN序列應(yīng)用實(shí)例
21.4程序說明
第22章c異步FIFO設(shè)計
22.111cFIFO“空”／“滿”檢測
22.2FIFO模塊結(jié)構(gòu)
22.3FIFO源代碼說明
22.4異步FIFO的相關(guān)問題
第23章cRS(204,146188)譯碼器的設(shè)計
23.1應(yīng)用背景
23.2理論算法
23.3RS(204,149188)譯碼器建模
23.4程序說明
附錄A Verilog關(guān)鍵字
附錄B Verilog運(yùn)算符
附錄CcVerilog系統(tǒng)任務(wù)與函數(shù)