System Verilog Assertions應(yīng)用指南

定　價(jià)：￥39.80

作　者：	（美）維加亞拉哈文、拉門那斯
出版社：	清華大學(xué)出版社
叢編項(xiàng)：	國外電子信息經(jīng)典教材
標(biāo)　簽：	計(jì)算

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ISBN：	9787302134411	出版時(shí)間：	2006-10-01	包裝：	平裝
開本：	32	頁數(shù)：	305	字?jǐn)?shù)：

內(nèi)容簡介

　　2002年中期，我們的經(jīng)理給我們發(fā)了一個(gè)電子郵件，問道：“誰愿意去支持OVA？”我們從腦子中迸出的第一個(gè)想法就是“究竟什么是OVA？”和其他幾個(gè)工程師交談后，我們知道了它是OPEN VERA語言的一個(gè)子集。OVA是指“OPEN VERA斷言（Open VERA Assersions，簡寫OVA）”，它是一種描述性的語言，能描述時(shí)序上的條件。就如同過去一樣，為了滿足對(duì)技術(shù)的渴求，我們同意做OVA的支持。在兩個(gè)月內(nèi)，我們學(xué)習(xí)了這種語言，并開始培訓(xùn)客戶，在六個(gè)月內(nèi)培訓(xùn)了200個(gè)左右的客戶。客戶洪水般涌進(jìn)教室，給我們留下深刻的印象。我們確信這是驗(yàn)證領(lǐng)域下一件最好的事情。當(dāng)客戶們匆忙接受完培訓(xùn)，他們并沒有開發(fā)任何OVA的代碼。這是因?yàn)轵?yàn)證技巧和這種語言都是新的。一些工具剛開始支持這些語言結(jié)構(gòu)。沒有多少IP（Intellectual Property）可以使用。很自然，客戶并沒有我們想像的那么滿意。同時(shí)，Synopsys公司把OPEN VERA語言捐獻(xiàn)給Accellera委員會(huì)，使其成為SystemVerilog語言的一部分，其他幾個(gè)公司為SystemVerilog語言的形成作了一些貢獻(xiàn)。在DAC 2004，Accellera委員會(huì)把SystemVerilog 3.1定為一個(gè)標(biāo)準(zhǔn)。斷言語言被納入SystemVerilog語言并成為了標(biāo)準(zhǔn)的一部分。這就是通常所說的“SystemVerilog Assertion（SVA）”。我們繼續(xù)培訓(xùn)客戶基于斷言的驗(yàn)證，不過現(xiàn)在僅僅教SVA。我們能清楚地看到客戶更習(xí)慣于使用預(yù)開發(fā)的斷言庫，而不樂意編寫定制的斷言代碼。是什么阻礙了他們？是工具嗎？不，工具是現(xiàn)成的。是語言嗎？或許，但它如今已是一個(gè)標(biāo)準(zhǔn)，所以不應(yīng)該是它。經(jīng)過一番深入的討論，我們認(rèn)識(shí)到，缺乏例子來演示SVA的結(jié)構(gòu)可能是阻礙客戶使用這項(xiàng)新技術(shù)的原因。比較典型的是缺乏專家指導(dǎo)導(dǎo)致了如此低的采納率。這時(shí)我想到出版一本關(guān)于SVA的“烹飪書”可能有用——即一本充滿例子的書，這本書可以作為指導(dǎo)書，用來教授這種語言。這個(gè)項(xiàng)目就是這樣啟動(dòng)的。我們努力把過去兩年中在教授這門科目時(shí)所學(xué)的東西寫出來。但是在這個(gè)領(lǐng)域還有很多東西需要去學(xué)，這本書只是把我們所學(xué)到的跟大家分享。如何閱讀這本書這本書的寫作方式可以使工程師快速掌握SystemVerilog斷言。第0、1和2章，可以使您充分了解基礎(chǔ)語法和一些通用的模擬技巧。閱讀完這三章，讀者應(yīng)該能在他們的設(shè)計(jì)／驗(yàn)證環(huán)境中寫斷言。第3、4、5和6章是不同類型的設(shè)計(jì)的“烹飪書”。讀者如果在他們自己的環(huán)境里遇到類似的設(shè)計(jì)可以參考這些章節(jié)，以這些章節(jié)作為起點(diǎn)開始寫斷言。這些章節(jié)也可以作為指導(dǎo)。如果您是基于斷言驗(yàn)證的新手，則需要閱讀完第0章~第2章，才能開始其他章節(jié)。如果您熟悉SVA語言，就可以根據(jù)需要參考這些章節(jié)。第0章—— 這是關(guān)于基于斷言的驗(yàn)證（ABV）方法論的白皮書。這一章介紹了ABV的方法學(xué)和功能覆蓋的重要性。第1章—— 用簡單的例子討論了SVA的語法和詳細(xì)分析了在動(dòng)態(tài)模擬中執(zhí)行SVA結(jié)構(gòu)的過程。包括了模擬波形和事件表以供讀者參考。要了解每個(gè)SVA結(jié)構(gòu)的細(xì)節(jié)，用戶可以參考SystemVerilog 3.1 a 語言參考手冊(cè)（LRM）的第17章。第2章—— 用一個(gè)實(shí)例系統(tǒng)說明SVA模擬的方法。主題囊括了協(xié)議解析、模擬控制和功能覆蓋。第3章—— 用兩個(gè)不同的有限狀態(tài)機(jī)（FSM）模型作為例子，舉例說明如何用SVA驗(yàn)證FSM。第4章—— 舉例說明用SVA驗(yàn)證一個(gè)數(shù)據(jù)通道。用JPEG設(shè)計(jì)的一部分來演示如何用SVA驗(yàn)證控制信號(hào)和數(shù)據(jù)。第5章—— 舉例用SVA驗(yàn)證一個(gè)存儲(chǔ)控制器。這個(gè)控制器支持不同類型的存儲(chǔ)如：SDRAM、SRAM、FLASH等。第6章—— 舉例用SVA驗(yàn)證一個(gè)基于PCI局部總線的系統(tǒng)。使用了一個(gè)PCI系統(tǒng)配置的例子，用SVA驗(yàn)證不同的PCI協(xié)議。第7章—— 用一個(gè)測(cè)試平臺(tái)（testbench）的例子驗(yàn)證斷言，也討論了在驗(yàn)證斷言的精度背后的理論。隨書附一張光盤。本書中的所有例子都可以用VCS 2005.06發(fā)行版運(yùn)行，也包括運(yùn)行這些例子的腳本范例。VCS是Synopsys公司的注冊(cè)商標(biāo)。

作者簡介

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圖書目錄

第0章基于斷言的驗(yàn)證
第1章 SVA介紹
1.1什么是斷言
1.2為什么使用System Verilog斷言(SVA)
1.3System Verilog的調(diào)度
1.4SVA術(shù)語
1.4.1并發(fā)斷言
1.4.2即時(shí)斷言
1.5建立SVA塊
1.6一個(gè)簡單的序列
1.7邊沿定義的序列
1.8邏輯關(guān)系的序列
1.9序列表達(dá)式
1.10時(shí)序關(guān)系的序列
1.11SvA中的時(shí)鐘定義
1.12禁止屬性
1.13一個(gè)簡單的執(zhí)行塊
1.14蘊(yùn)含操作符
1.14.1交疊蘊(yùn)含
1.14.2非交疊蘊(yùn)含
1.14.3后續(xù)算子帶固定延遲的蘊(yùn)含
1.14.4使用序列作為先行算子的蘊(yùn)含
1.15SvA檢驗(yàn)器的時(shí)序窗口
1.15.1重疊的時(shí)序窗口
1.15.2無限的時(shí)序窗口
1.16“ended”結(jié)構(gòu)
1.17使用參數(shù)的SVA檢驗(yàn)器
1.18使用選擇運(yùn)算符的SVA檢驗(yàn)器
1.19使用true表達(dá)式的SVA檢驗(yàn)器
1.20“$past”構(gòu)造
1.21重復(fù)運(yùn)算符
1.21.1連續(xù)重復(fù)運(yùn)算符[*]
1.21.2用于序列的連續(xù)重復(fù)運(yùn)算符[*]
1.21.3用于帶延遲窗口的序列的連續(xù)重復(fù)運(yùn)算符[*]
1.21.4連續(xù)運(yùn)算符[*]和可能性運(yùn)算符
1.21.5跟隨重復(fù)運(yùn)算符[->]
1.21.6非連續(xù)重復(fù)運(yùn)算符[=]
1.22“and”構(gòu)造
1.23“intersect”構(gòu)造
1.24“or”構(gòu)造
1.25“firstmatch”構(gòu)造
1.26“throughout”構(gòu)造
1.27“within”構(gòu)造
1.28內(nèi)建的系統(tǒng)函數(shù)
1.29“disableiff”構(gòu)造
1.30使用“intersect”控制序列的長度
1.31在屬性中使用形參
1.32嵌套的蘊(yùn)含
1.33在蘊(yùn)含中使用if/else
1.34SVA中的多時(shí)鐘定義
1.35“matched”構(gòu)造
1.36“expect”構(gòu)造
1.37使用局部變量的SVA
1.38在序列匹配時(shí)調(diào)用子程序
1.39將SVA與設(shè)計(jì)連接
1.40SVA與功能覆蓋
第2章 SVA模擬方法論
2.1一個(gè)被驗(yàn)證的實(shí)例系統(tǒng)
2.1.1主控設(shè)備
2.1.2中間設(shè)備
2.1.3目標(biāo)設(shè)備
2.2塊級(jí)驗(yàn)證
2.2.1SVA在設(shè)計(jì)塊中的應(yīng)用
2.2.2仲裁器的驗(yàn)證
2.213模擬中針對(duì)仲裁器的SVA檢驗(yàn)
2.2.4主控設(shè)備的驗(yàn)證
2.2.5模擬中針對(duì)主控設(shè)備的SVA檢驗(yàn)
2.2.6膠合(Glue)的驗(yàn)證
2.2.7模擬中針對(duì)膠合邏輯(glue logic)的SVA檢驗(yàn)
2.2.8目標(biāo)設(shè)備的驗(yàn)證
2.2.9模擬中針對(duì)目標(biāo)設(shè)備的SVA檢驗(yàn)
2.3系統(tǒng)級(jí)驗(yàn)證
2.4功能覆蓋
2.4.1實(shí)例系統(tǒng)的覆蓋率計(jì)劃
2.4.2功能覆蓋小結(jié)
2.5用于創(chuàng)建事務(wù)日志的SVA
2.6用于FPGA原型測(cè)試的SVA
2.7SVA模擬方法的小結(jié)
第3章 SVA在有限狀態(tài)機(jī)中的應(yīng)用
3.1設(shè)計(jì)例子——FSM1
3.1.1FSMl的功能描述
3.1.2FSMl的SVA檢驗(yàn)器
3.2設(shè)計(jì)實(shí)例——FSM2
3.2.1FSM2的功能描述
3.2.2FSM2的SVA檢驗(yàn)器
3.2.3有時(shí)序窗口協(xié)議的FSM2
3.3在FSM中應(yīng)用SVA的小結(jié)
第4章 SVA用于數(shù)據(jù)集約型(DATA INIENSVE)的設(shè)計(jì)
4.1簡單乘法器的檢驗(yàn)
4.2設(shè)計(jì)實(shí)例——算術(shù)單元
4.2.1WHT算術(shù)
4.2.2WHT硬件的實(shí)現(xiàn)
4.2.3WHT模塊的SVA檢驗(yàn)器
4.3設(shè)計(jì)實(shí)例一PEG的數(shù)據(jù)通路設(shè)計(jì)
4.3.1三模塊的深入探討
4.3.2用于JPEG設(shè)計(jì)的SVA檢驗(yàn)器
4.3.3.IPEG模型的數(shù)據(jù)檢驗(yàn)
4.4數(shù)據(jù)集約型設(shè)計(jì)的小結(jié)
第5章 SVA儲(chǔ)存器
5.1存儲(chǔ)控制系統(tǒng)實(shí)例
5.1.1CPU—AHB接口操作
5.1.2存儲(chǔ)控制器的操作
5.2SDRAM的驗(yàn)證
5.3SRAM／FLASH的驗(yàn)證
5.4DDR-SDRAM的驗(yàn)證
5.5存儲(chǔ)器SVA的小結(jié)
第6章 SVA協(xié)議接口
6.1PCI簡介
6.1.1一個(gè)PCI讀出事務(wù)的實(shí)例
6.1.2PCI寫入事務(wù)實(shí)例
6.2PCI系統(tǒng)實(shí)例
6.3情形1——主控DUT設(shè)備
6.4情形2——目標(biāo)DUT設(shè)備
6.5情形3——系統(tǒng)級(jí)斷言
6.6用于標(biāo)準(zhǔn)協(xié)議的SVA小結(jié)
第7章對(duì)檢驗(yàn)器的檢驗(yàn)
7.1斷言驗(yàn)證
7.2雙信號(hào)SVA Assenion Test
7.2.1雙信號(hào)的邏輯關(guān)系
7.2.2電平敏感邏輯關(guān)系激勵(lì)的產(chǎn)生
7.2.3邊沿敏感邏輯關(guān)系激勵(lì)的產(chǎn)生
7.2.4雙信號(hào)的時(shí)序關(guān)系
7.2.5時(shí)序關(guān)系激勵(lì)的產(chǎn)生
7.2.6雙信號(hào)的重復(fù)關(guān)系
7.2.7雙信號(hào)ATB環(huán)境
7.3一個(gè)PCI檢驗(yàn)器的ATB實(shí)例
7.4檢驗(yàn)器檢驗(yàn)小結(jié)