Verilog FPGA芯片設(shè)計

第1章 數(shù)字邏輯設(shè)計與Verilog的發(fā)展過程
1.1 計算機輔助設(shè)計與集成電路產(chǎn)業(yè)1
1.2 硬件描述語言3
1.3 集成電路芯片設(shè)計流程3
第2章 Verilog 設(shè)計風格與概念
2.1 設(shè)計風格5
2.1.1 設(shè)計者與修改原因5
2.1.2 設(shè)計代碼的注釋和說明5
2.1.3 設(shè)計過程注意事項6
2.2 基本概念7
2.2.1 操作符7
2.2.2 注釋說明與空白7
2.2.3 數(shù)字8
2.2.4 字符串9
2.2.5 標識符、關(guān)鍵詞及系統(tǒng)函數(shù)10
2.2.6 信息顯示于標準的輸出12
2.2.7 仿真監(jiān)視13
2.2.8 結(jié)束仿真14
參考文獻15
第3章 Verilog設(shè)計結(jié)構(gòu)
3.1 設(shè)計方法17
3.2 模塊17
3.3 端口19
3.4 模塊實例的引用20
3.5 數(shù)據(jù)類型21
3.5.1 數(shù)值集合21
3.5.2 線網(wǎng)22
3.5.3 寄存器23
3.5.4 向量23
3.5.5 數(shù)字24
3.5.6 參數(shù)24
3.5.7 數(shù)組與內(nèi)存25
3.5.8 三態(tài)25
參考文獻26
第4章 門級描述
4.1 and，or，nand，nor，xor及xnor門27
4.2 buf及not門29
4.3 實例說明30
4.4 多路輸入選擇器實例40
習題45
參考文獻45
第5章 數(shù)據(jù)流建模
5.1 連續(xù)賦值46
5.2 表達式47
5.2.1 常數(shù)值表達式47
5.2.2 操作數(shù)47
5.2.3 操作符48
5.3 應(yīng)用實例60
5.3.1 38譯碼器60
5.3.2 42編碼器62
5.3.3 4位加法器64
5.3.4 14多路輸出選擇器65
5.3.5 3位多數(shù)位表決器67
5.3.6 1位全減器68
習 題70
參考文獻70
第6章 行為描述
6.1 過程性結(jié)構(gòu)71
6.1.1 initial區(qū)塊71
6.1.2 always區(qū)塊71
6.2 過程性賦值76
6.2.1 阻塞過程性賦值76
6.2.2 非阻塞過程性賦值79
6.3 begin…end塊語句82
6.4 if語句82
6.5 case語句93
6.6 casez語句99
6.7 casex語句102
6.8 循環(huán)105
6.8.1 for循環(huán)105
6.8.2 while循環(huán)115
6.8.3 forever循環(huán)116
6.8.4 repeat循環(huán)116
6.9 begin…end區(qū)塊語句119
6.10 fork…join區(qū)塊語句120
6.11 wait語句121
6.12 實用范例122
6.12.1 兩位數(shù)BCD計數(shù)器122
6.12.2 BCD碼加法器125
6.12.3 16字節(jié)雙端口RAM129
6.12.4 16字節(jié)單端口RAM132
習題135
參考文獻135
第7章 函數(shù)及任務(wù)
7.1 函數(shù)136
7.2 任務(wù)143
7.3 函數(shù)調(diào)用函數(shù)147
7.4 任務(wù)調(diào)用函數(shù)及任務(wù)149
7.5 系統(tǒng)函數(shù)與任務(wù)151
7.5.1 與實數(shù)有關(guān)的系統(tǒng)函數(shù)與任務(wù)151
7.5.2 顯示與寫入系統(tǒng)任務(wù)152
7.5.3 驅(qū)動器計數(shù)系統(tǒng)函數(shù)152
7.5.4 文件輸出系統(tǒng)任務(wù)153
7.5.5 結(jié)束執(zhí)行系統(tǒng)任務(wù)154
7.5.6 時序檢查系統(tǒng)任務(wù)154
7.5.7 測試信號系統(tǒng)任務(wù)155
7.5.8 加載內(nèi)存系統(tǒng)任務(wù)155
7.5.9 時間刻度系統(tǒng)函數(shù)與任務(wù)156
7.5.10 儲存與重新激活系統(tǒng)任務(wù)158
7.5.11 復(fù)位系統(tǒng)任務(wù)158
7.5.12 其它系統(tǒng)任務(wù)與函數(shù)158
習 題160
參考文獻160
第8章 用戶定義的原語邏輯電路與狀態(tài)機
8.1 UDP的設(shè)計方法162
8.2 用UDP描述組合邏輯電路163
8.3 用UDP描述時序邏輯電路166
8.4 狀態(tài)機169
8.4.1 Moore狀態(tài)機169
8.4.2 Mealy狀態(tài)機181
習題199
參考文獻200
第9章 Verilog程序設(shè)計技巧
9.1 程序設(shè)計201
9.1.1 如何設(shè)計綜合電路201
9.1.2 數(shù)學表達式的順序及群集202
9.1.3 if語句與case語句的比較203
9.2 編譯器預(yù)處理命令203
9.2.1 `include204
9.2.2 `define與`undef204
9.2.3 `timescale205
9.2.4 `resetall206
9.2.5 `ifdef，`else與`endif206
參考文獻207
第10章 電路延遲時序的設(shè)定
10.1 邏輯門延遲208
10.2 連接線延遲210
10.3 模塊路徑延遲210
10.3.1 特定區(qū)塊210
10.3.2 特定參數(shù)213
10.4 跳變沿敏感的路徑延遲214
10.5 狀態(tài)相關(guān)路徑延遲216
10.6 延遲時間值設(shè)定218
習題219
參考文獻220
第11章 實用專題設(shè)計范例
11.1 0～9999 十進制計數(shù)器221
11.2 16位移位式乘法器227
11.3 16位固定點式乘法器230
11.4 16位布斯乘法器234
11.5 16位移位式除法器237
11.6 16位重存與非重存除法器242
11.7 移動蛇控制電路248
11.8 鍵盤控制電路257
11.9 循環(huán)冗余校驗電路264
11.10 浮點數(shù)運算器電路271
11.10.1 浮點數(shù)加法器272
11.10.2 浮點數(shù)乘法器277
參考文獻282