可編程ASIC 設(shè)計及應(yīng)用

緒論
第一章 可編程ASIC器件
1.1 PLD器件
1.1.1 PROM結(jié)構(gòu)
1.1.2 FPLA結(jié)構(gòu)
1.1.3 PAL和GAL結(jié)構(gòu)
1.2 CPLD
1.2.1 CPLD結(jié)構(gòu)
1.2.2 典型CPLD器件
1.3 FPGA
1.3.1 FPGA的結(jié)構(gòu)
1.3.2 SRAM查找表類型
1.3.3 反熔絲多路開關(guān)類型
1.4 可編程ASIC的基本資源
1.4.1 功能單元
1.4.2 輸入輸出接口
1.4.3 布線資源
1.4.4 片內(nèi)RAM
1.4.5 系統(tǒng)級芯片的特點
1.4.6 系統(tǒng)級芯片的發(fā)展趨勢
1.5 邊界掃描技術(shù)
1.6 可編程ASIC的編程元件
1.6.1 熔絲型開關(guān)
1.6.2 反熔絲開關(guān)
1.6.3 浮柵編程技術(shù)
1.6.4 靜態(tài)存儲器（SRAM）
1.7 CPLD和FPGA的比較和選用
1.7.1 結(jié)構(gòu)比較
1.7.2 邏輯塊之間的互連結(jié)構(gòu)不同
1.7.3 性能的選用
第二章 硬件設(shè)計描述語言VHDL
2.1 概述
2.1.1 VHDL的主要優(yōu)點
2.1.2 采用VHDL設(shè)計綜合的過程
2.2 VHDL程序基本結(jié)構(gòu)
2.2.1 VHDL語言設(shè)計的基本單元
2.2.2 結(jié)構(gòu)體的子結(jié)構(gòu)描述
2.2.3 包集合、庫及配置
2.3 VHDL語言的數(shù)據(jù)類型
2.3.1 VHDL語言的對象及其分類
2.3.2 VHDL語言的數(shù)據(jù)類型
2.4 VHDL語言的運算操作符
2.4.1 邏輯運算符（6種）
2.4.2 算術(shù)運算符
2.4.3 關(guān)系運算符
2.4.4 并置運算符
2.5 VHDL最基本的描述方法
2.5.1 順序描述語句
2.5.2 并行（并發(fā)）描述語句（Concurrent Statements）
2.5.3 其他語句和有關(guān)規(guī)定的說明
2.6 預(yù)定義屬性（ATTRIBUTE）描述
2.6.1 數(shù)值類型性
2.6.2 函數(shù)類屬性
2.6.3 信號類屬性
2.7 VHDL語言結(jié)構(gòu)體的描述風(fēng)格
2.7.1 結(jié)構(gòu)體的行為描述方式
2.7.2 結(jié)構(gòu)體的數(shù)據(jù)流描述方式
2.7.3 結(jié)構(gòu)體的結(jié)構(gòu)描述方式
第三章 可編程ASIC的設(shè)計
3.1 數(shù)字系統(tǒng)綜合概述
3.1.1 抽象的級別
3.1.2 綜合的定義
3.1.3 系統(tǒng)級綜合
3.1.4 寄存器轉(zhuǎn)移級綜合
3.1.5 邏輯級綜合
3.2 綜合技術(shù)基礎(chǔ)
3.2.1 基本符號
3.2.2 圖形
3.2.3 組合最優(yōu)化（Combinatorial Optimization）
3.2.4 布爾代數(shù)及應(yīng)用
3.2.5 布爾網(wǎng)絡(luò)
3.2.6 可處理和不可處理問題
3.3 可編程ASIC的邏輯綜合
3.3.1 邏輯綜合概述
3.3.2 兩級邏輯最小化
3.3.3 基于查找表結(jié)構(gòu)的多級邏輯優(yōu)化
3.3.4 立方體歸并（cube－paching）
3.3.5 工藝映射
3.3.6 基于MUX結(jié)構(gòu)的多級邏輯優(yōu)化
3.4 狀態(tài)機設(shè)計
3.4.1 二進制編碼
3.4.2 一個有效的編碼
3.5 FPGA的布局和布線
3.5.1 布局
3.5.2 布線
3.5.3 布通率和布線資源
3.5.4 網(wǎng)線延時
3.6 Xilinx的設(shè)計流程
3.6.1 設(shè)計輸入
3.6.2 設(shè)計實現(xiàn)
3.6.3 設(shè)計驗證
3.6.4 Xlinx FPGA詳細的設(shè)計流程
3.6.5 Xilinx CPLD詳細設(shè)計流程
第四章 CPLD－XC9500系列
4.1 結(jié)構(gòu)描述
4.1.1 功能塊（FB）
4.1.2 宏單元
4.1.3 乘積項分配器
4.1.4 FastCONNECT開關(guān)矩陣
4.1.5 I/O塊（IOB）
4.1.6 持續(xù)性
4.1.7 設(shè)計保密性
4.1.8 低功率模式
4.1.9 加電特性
4.2 XC9500時序模型
4.2.1 時序模型
4.2.2 基本時序模型的參數(shù)
4.3 系統(tǒng)內(nèi)編程
4.3.1 JTAG邊界掃描接口
4.3.2 產(chǎn)生邊界掃描鏈
4.3.3 ISP編程
4.3.4 系統(tǒng)級設(shè)計問題
4.4 引腿鎖定能力
4.4.1 出腿預(yù)分配
4.4.2 XC9500布線資源
4.4.3 數(shù)據(jù)通道的估算
4.4.4 控制通道估算
4.4.5 出腿預(yù)分配
4.5 設(shè)計優(yōu)化
4.5.1 優(yōu)化密度
4.5.2 優(yōu)化時序
4.5.3 優(yōu)化原理圖設(shè)計
4.5.4 優(yōu)化ABEL設(shè)計
4.5.5 優(yōu)化VHDL設(shè)計
第五章 可編程門陣列
5.1 概述
5.2 XC4000E/Spartan系列結(jié)構(gòu)
5.2.1 基本積木塊
5.2.2 可配置邏輯功能塊（CLB）
5.2.3 輸入輸出功能塊（IOB）
5.2.4 三態(tài)緩沖器
5.2.5 沿邊寬譯碼器
5.2.6 片內(nèi)振蕩器
5.2.7 可編程互連
5.2.8 功率分布
5.3 Virtex/SpartanⅡ系列結(jié)構(gòu)
5.3.1 特點
5.3.2 結(jié)構(gòu)描述
5.4 邊界掃描電路
5.4.1 XC4000/XC5000邊界掃描特性概述
5.4.2 與IEEE標準的偏差
5.4.3 邊界掃描硬件描述
5.4.4 利用邊界掃描電路
5.4.5 Virtex的邊界掃描
5.5 配置
5.5.1 專用引腿
5.5.2 配置模式
5.5.3 設(shè)置CCLK頻率
5.5.4 數(shù)據(jù)流格式
5.5.5 配置和讀回的CRC校驗
5.5.6 配置順序
5.5.7 配置時序
5.5.8 可編程配置RAM
第六章 面向仿真和綜合的VHDL設(shè)計描述
6.1 面向仿真的VHDL設(shè)計描述
6.2 面向綜合的VHDL設(shè)計描述
6.2.1 邏輯綜合
6.2.2 面向綜合的VHDL設(shè)計描述的特點
6.3 組合邏輯電路設(shè)計
6.3.1 用并行語句中的布爾方程來描述組合邏輯
6.3.2 用順序語句描述組合邏輯
6.3.3 利用進程描述組合邏輯
6.3.4 其他組合邏輯設(shè)計舉例
6.4 時序電路設(shè)計
6.4.1 時序電路VHDL程序的一般形式
6.4.2 時鐘信號的特征及特殊問題
6.4.3 時序電路設(shè)計舉例
6.5 有限狀態(tài)機的設(shè)計
6.5.1 在FPGA中設(shè)計有限狀態(tài)機
6.5.2 有限狀態(tài)機的描述
6.5.3 狀態(tài)機綜合例子
6.6 同步設(shè)計
6.6.1 保證系統(tǒng)的時鐘信號不產(chǎn)生相位偏移
6.6.2 準穩(wěn)態(tài)的產(chǎn)生和消除
6.6.3 毛刺的產(chǎn)生和消除
6.6.4 利用預(yù)定標技術(shù)來提高計數(shù)器性能
6.6.5 所設(shè)計電路的工作速度和性能估計
6.6.6 設(shè)計中要注意的一些問題
6.7 在約束條件下的設(shè)計綜合
6.7.1 物理布局和實現(xiàn)的約束
6.7.2 通用時序約束
6.7.3 周期和偏移約束
6.7.4 專門時序約束
6.7.5 約束優(yōu)先級
6.7.6 約束推薦
6.7.7 映射約束
6.7.8 其他約束
6.8 面向CPLD/FPGA的邏輯綜合及優(yōu)化設(shè)計
6.8.1 設(shè)計實現(xiàn)與邏輯綜合的區(qū)分
6.8.2 約束條件
6.8.3 面向CPLD器件的實現(xiàn)
6.8.4 面向FPGA器件的實現(xiàn)
6.8.5 優(yōu)化設(shè)計
6.9 系統(tǒng)級綜合
6.9.1 VHDL軟件包
6.9.2 VHDL函數(shù)
6.9.3 VHDL過程
第七章 設(shè)計實現(xiàn)
7.1 基于原理圖設(shè)計方法
7.1.1 啟動原理圖編輯器
7.1.2 產(chǎn)生基于原理圖的宏單元
7.1.3 創(chuàng)建CNT60原理圖
7.1.4 創(chuàng)建一個LogiBLOX模塊
7.1.5 創(chuàng)建狀態(tài)機模塊
7.1.6 創(chuàng)建一個基于HDL模塊
7.1.7 規(guī)定器件輸入輸出
7.1.8 分配引腿位置
7.1.9 使用4K內(nèi)部振蕩器
7.1.10 使用全局緩沖器
7.1.11 硬件校驗——啟動和讀回（可選擇）
7.1.12 完成原理圖
7.2 基于硬件描述語言的設(shè)計方法
7.2.1 啟動項目管理器
7.2.2 設(shè)計描述
7.2.3 項目管理器
7.2.4 創(chuàng)建一個基于HDL的模塊
7.2.5 綜合設(shè)計
7.2.6 Express Constraints Editor（僅對應(yīng)Foundation Express）
7.2.7 使用Express Constraints Editor（僅對應(yīng)Foundation Express）
7.2.8 觀察綜合結(jié)果（僅對應(yīng)Foundation Express）
7.3 功能仿真
7.3.1 啟動邏輯仿真器（Logic Simulator）
7.3.2 指定激勵源
7.3.3 運行仿真
7.3.4 保存仿真結(jié)果
7.4 設(shè)計實現(xiàn)
7.4.1 啟動設(shè)計實現(xiàn)
7.4.2 其他實現(xiàn)工具
7.5 時序仿真
7.5.1 啟動時序仿真
7.5.2 用稿本文件激勵
7.6 硬件驗證
7.7 乘法器設(shè)計例子
第八章 Xilinx FPGA/CPLD實驗系統(tǒng)與VHDL設(shè)計實驗
8.1 Xilinx FPGA/CPLD實驗系統(tǒng)簡介
8.1.1 XS40實驗板原理
8.1.2 XS40擴展板原理
8.1.3 實驗系統(tǒng)的調(diào)試
8.2 VHDL數(shù)字邏輯電路設(shè)計試驗
8.2.1 實驗一：3－8譯碼器
8.2.2 實驗二：雙向計數(shù)器
8.2.3 實驗三：8位序列檢測器
8.2.4 實驗四：8X3位的RAM結(jié)構(gòu)的FIFO
8.2.5 實驗五：LED和DIP開關(guān)的接口設(shè)計
8.2.6 實驗六：VGA接口設(shè)計
8.2.7 實驗七：PS／2鍵盤接口設(shè)計
8.2.8 實驗八：8位并行加法器設(shè)計
8.2.9 實驗九：8位乘法器
8.2.10 實驗十：正負脈寬數(shù)控調(diào)制信號發(fā)生器設(shè)計
8.2.11 實驗十一：模可變16位加法計數(shù)器
8.2.12 實驗十二：“梁?！睒非葑嚯娐吩O(shè)計
8.2.13 實驗十三：數(shù)字頻率計設(shè)計
8.2.14 實驗十四：秒表設(shè)計
8.2.15 實驗十五：A/D采樣控制器設(shè)計
8.2.16 實驗十六：D/A接口電路與波形發(fā)生器設(shè)計
8.2.17 實驗十七：單片機與FPGA/CPLD接口邏輯設(shè)計
附錄一：清華大學(xué)ASIC實驗板原理圖
附錄二：清華大學(xué)ASIC實驗板PCB圖
參考文獻