SOC\ASIC設(shè)計(jì)驗(yàn)證和測(cè)試方法學(xué)

$SOC\ASIC設(shè)計(jì)驗(yàn)證和測(cè)試方法學(xué)$

定　價(jià)：￥35.00

作　者：	沈理
出版社：	中山大學(xué)出版社
叢編項(xiàng)：
標(biāo)　簽：	暫缺

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ISBN：	9787306026828	出版時(shí)間：	2006-03-01	包裝：	平裝
開(kāi)本：	16開(kāi)	頁(yè)數(shù)：	260	字?jǐn)?shù)：

內(nèi)容簡(jiǎn)介

　　本書(shū)闡述了設(shè)計(jì)系統(tǒng)芯片（SOC）所需的新的設(shè)計(jì)、驗(yàn)證和測(cè)試方法學(xué)，其基本原理同樣適合于超大規(guī)模專(zhuān)用集成電路芯片（ASIC）的設(shè)計(jì)。本書(shū)適合IC設(shè)計(jì)領(lǐng)域的科技人員，高校相關(guān)專(zhuān)業(yè)大學(xué)生和研究生。本書(shū)的具體內(nèi)容有：集成電路發(fā)展史及SOC設(shè)計(jì)所面臨的挑戰(zhàn)；SOC設(shè)計(jì)：SOC模型、設(shè)計(jì)分層、設(shè)計(jì)重用技術(shù)等；SOC/ASIC驗(yàn)證：功能驗(yàn)證、等價(jià)驗(yàn)證、靜態(tài)分析驗(yàn)證、物理驗(yàn)證等；SOC/ASIC測(cè)試：集成電路測(cè)試技術(shù)、可測(cè)試性設(shè)計(jì)方法；集成電路設(shè)計(jì)語(yǔ)言（包括SystemC，SystemVerilog，OpenVera等）及其新發(fā)展；Synopsys公司的EDA系統(tǒng)以及相關(guān)的IC設(shè)計(jì)和驗(yàn)證方法學(xué)；Philips SOC設(shè)計(jì)平臺(tái)的實(shí)例。

作者簡(jiǎn)介

　　沈理，男，1937年10月出生，浙江省人。1959年畢業(yè)于浙江大學(xué)電機(jī)工程系，并進(jìn)入中國(guó)科學(xué)院計(jì)算技術(shù)研究所工作。研究員，博士生導(dǎo)師。從事計(jì)算機(jī)學(xué)科領(lǐng)域的研究工作。早期曾參加我國(guó)第一臺(tái)大型電子管計(jì)算機(jī)——104機(jī)的研究工作，以及多臺(tái)計(jì)算機(jī)的電路研究和體系結(jié)構(gòu)設(shè)計(jì)工作。1979年后從事容錯(cuò)計(jì)算等基礎(chǔ)研究。1982～1984年，赴美國(guó)紐約州立大學(xué)Binghamton分校作訪問(wèn)學(xué)者，進(jìn)行VLSI測(cè)試研究。1985～1988年，進(jìn)行測(cè)試?yán)碚摰幕A(chǔ)研究。主持完成一個(gè)國(guó)家自然科學(xué)基金項(xiàng)目的研究；并參加“七五”國(guó)家重點(diǎn)科技攻關(guān)項(xiàng)目“測(cè)試方法研究及應(yīng)用”的工作，獲1992年中科院自然科學(xué)獎(jiǎng)二等獎(jiǎng)。1989～1991年，參加國(guó)家863計(jì)劃課題研制工作，其中后兩年赴美國(guó)參加國(guó)際科技合作，進(jìn)行工作站設(shè)計(jì)和AsIc設(shè)計(jì)。1992年后進(jìn)行軟計(jì)算和模糊系統(tǒng)等基礎(chǔ)研究。連續(xù)主持“八五”、“九五”863計(jì)劃項(xiàng)目，“九五”中科院基礎(chǔ)性研究重點(diǎn)項(xiàng)目，國(guó)家自然科學(xué)基金項(xiàng)目的研究工作。1995年研制

圖書(shū)目錄

第1章緒論
1.1集成電路工業(yè)發(fā)展里程碑
1.2半導(dǎo)體技術(shù)發(fā)展路線圖
1.2.1國(guó)際半導(dǎo)體技術(shù)路線圖
1.2.2路線圖技術(shù)特性
1.3集成電路設(shè)計(jì)驅(qū)動(dòng)
1.3.1微處理器
1.3.2模擬混合信號(hào)(AMS)設(shè)計(jì)
1.3.3嵌入存儲(chǔ)器
1.3.4系統(tǒng)芯片(SOC)
1.4 soc設(shè)計(jì)挑戰(zhàn)
1.4.1 SOC的規(guī)范形式
1.4.2 SOC的挑戰(zhàn)
1.4.3設(shè)計(jì)挑戰(zhàn)
1.4.4測(cè)試挑戰(zhàn)
參考文獻(xiàn)
第2章 SOC設(shè)計(jì)
2.1 SOC模型
2.1.1建模分類(lèi)
2.1.2通用模型
2.1.3系統(tǒng)模型
2.1.4體系結(jié)構(gòu)模型
2.1.5硬件模型
2.1.6實(shí)現(xiàn)級(jí)性能模型
2.1.7軟件模型
2.2 SOC設(shè)計(jì)分層
2.3 SOC系統(tǒng)設(shè)計(jì)
2.3.1系統(tǒng)設(shè)計(jì)過(guò)程
2.3.2系統(tǒng)設(shè)計(jì)的一些重要概念
2.4 SOC硬件設(shè)計(jì)
2.4.1設(shè)計(jì)質(zhì)量的優(yōu)化標(biāo)準(zhǔn)
2.4.2邏輯、電路和物理設(shè)計(jì)
2.4.3驗(yàn)證和測(cè)試
2.5 SOC設(shè)計(jì)重用技術(shù)
2.5.1設(shè)計(jì)重用的概念
2.5.2虛擬插座接口(VSI)
2.6 S0c設(shè)計(jì)方法學(xué)
2.6.1基于內(nèi)核的設(shè)計(jì)方法
2.6.2基于平臺(tái)的設(shè)計(jì)方法
參考文獻(xiàn)
第3章 SOC／ASIC驗(yàn)證
3.1驗(yàn)證技術(shù)概述
3.1.1功能驗(yàn)證
3.1.2等價(jià)驗(yàn)證
3.1.3靜態(tài)分析驗(yàn)證
3.1.4物理驗(yàn)證
3.2模擬
3.2.1模擬器
3.2.2功能覆蓋度量
3.2.3覆蓋分析技術(shù)
3.2.4驗(yàn)證測(cè)試程序
3.3驗(yàn)證測(cè)試程序自動(dòng)化
3.3.1動(dòng)態(tài)偏置偽隨機(jī)測(cè)試程序生成
3.3.2基于模型的偽隨機(jī)測(cè)試程序生成
3.3.3基于約束滿足問(wèn)題求解的偽隨機(jī)測(cè)試程序生成
3.3.4基于代碼覆蓋的測(cè)試程序生成
3.4 Lint檢驗(yàn)
3.5靜態(tài)時(shí)序分析
3.5.1靜態(tài)時(shí)序分析方法
3.5.2深亞微米集成電路的時(shí)序分析方法
3.6形式等價(jià)檢驗(yàn)
3.6.1組合形式等價(jià)檢驗(yàn)
3.6.2基于BDD的等價(jià)檢驗(yàn)
3.7形式模型檢驗(yàn)
3.7.1 CTL模型檢驗(yàn)
3.7.2符號(hào)模型檢驗(yàn)
3.8定理證明驗(yàn)證
3.9斷言驗(yàn)證
3.9.1硬件驗(yàn)證語(yǔ)言
3.9.2斷言——特性說(shuō)明
3.9.3基于斷言的驗(yàn)證方法
3.10集成電路設(shè)計(jì)的驗(yàn)證方法學(xué)
3.10.1設(shè)計(jì)驗(yàn)證計(jì)劃
3.10.2 SOC驗(yàn)證方法學(xué)
參考文獻(xiàn)
第4章 SOC／ASIC測(cè)試
4.1測(cè)試技術(shù)概述
4.1.1測(cè)試的基本技術(shù)
4.1.2測(cè)試的定義
4.2故障模擬
4.2.1缺陷、失效和故障
4.2.2故障模擬器
4.2.3故障模擬結(jié)果分析
4.3自動(dòng)測(cè)試向量生成
4.3.1組合電路測(cè)試生成方法
4.3.2時(shí)序電路測(cè)試生成方法
4.3.3其他測(cè)試生成方法
4.3.4測(cè)試的評(píng)價(jià)
4.4電流測(cè)試
4.4.1基本概念
4.4.2測(cè)試碼產(chǎn)生
4.4.3深亞微米工藝的影響
4.5存儲(chǔ)器測(cè)試
4.5.1存儲(chǔ)器模型
4.5.2存儲(chǔ)器故障模型
4.5.3存儲(chǔ)器功能測(cè)試
4.6可測(cè)試性設(shè)計(jì)技術(shù)
4.6.1可測(cè)試性設(shè)計(jì)目標(biāo)
4.6.2可測(cè)試性分析
4.6.3特定的可測(cè)試性設(shè)計(jì)方法
4.6.4系統(tǒng)化的可測(cè)試性設(shè)計(jì)方法
4.7掃描設(shè)計(jì)
4.7.1掃描電路設(shè)計(jì)
4.7.2掃描測(cè)試
4.7.3掃描鏈結(jié)構(gòu)
4.8邊界掃描設(shè)計(jì)
4.8.1邊界掃描結(jié)構(gòu)
4.8.2測(cè)試訪問(wèn)端口(TAP)控制器
4.8.3混合信號(hào)測(cè)試總線
4.9內(nèi)建自測(cè)試(BIST)
4.9.1邏輯電路BIST(LBIST)
4.9.2測(cè)試向量生成
4.9.3測(cè)試響應(yīng)壓縮
4.10存儲(chǔ)器的可測(cè)試性設(shè)計(jì)
4.11 SOC的可測(cè)試性設(shè)計(jì)
4.11.1內(nèi)核的測(cè)試要求
4.11.2 SOC測(cè)試結(jié)構(gòu)
4.11.3 SOC測(cè)試策略
4.12可調(diào)試性設(shè)計(jì)
4.12.1調(diào)試概念
4.12.2硅片調(diào)試
4.12.3可調(diào)試性設(shè)計(jì)的功能
4.13可制造性設(shè)計(jì)和可維護(hù)性設(shè)計(jì)
4.14集成電路的測(cè)試方法學(xué)
4.14.1集成電路的測(cè)試設(shè)計(jì)
4.14.2 SOC測(cè)試方法學(xué)
參考文獻(xiàn)
第5章集成電路設(shè)計(jì)語(yǔ)言
5.1設(shè)計(jì)語(yǔ)言
5.1.1軟件編程語(yǔ)言C／C++
5.1.2硬件描述語(yǔ)言Verilog1995
5.1.3硬件描述語(yǔ)言VHDL一1993
5.1.4 Verilog-2001
5.1.5 Verilog—AMS
5.2驗(yàn)證語(yǔ)言
5.2.1硬件驗(yàn)證語(yǔ)言O(shè)penVera
5.2.2斷言驗(yàn)證語(yǔ)言0VA
5.3統(tǒng)一的設(shè)計(jì)和驗(yàn)證語(yǔ)言
5.3.1特性說(shuō)明語(yǔ)言PSL
5.3.2系統(tǒng)級(jí)設(shè)計(jì)語(yǔ)言SystemC
5.3.3硬件描述和硬件驗(yàn)證語(yǔ)言SystemVeri。log
5.3.4 Verilog一2005
5.3.5 VHDL一200x
5.3.6新穎的SOC設(shè)計(jì)語(yǔ)言
5.4測(cè)試語(yǔ)言
5.4.1標(biāo)準(zhǔn)測(cè)試接口語(yǔ)言STIL
5.4.2內(nèi)核測(cè)試語(yǔ)言CTL
參考文獻(xiàn)
第6章 Synopsys EDA系統(tǒng)
6.1概述
6.2 Galaxy設(shè)計(jì)平臺(tái)
6.2.1分層設(shè)計(jì)方法學(xué)
6.2.2 RTIJ綜合
6.2.3靜態(tài)時(shí)序分析
6.2.4信號(hào)完整性
6.2.5電源綜合
6.2.6測(cè)試設(shè)計(jì)
6.2.7物理設(shè)計(jì)
6.2.8 Sign.off確認(rèn)
6.2.9設(shè)計(jì)數(shù)據(jù)庫(kù)
6.3 Discoveiy驗(yàn)證平臺(tái)
6.3.1系統(tǒng)級(jí)分析和設(shè)計(jì)
6.3.2基準(zhǔn)驗(yàn)證方法學(xué)
6.3.3 RTL驗(yàn)證
6.3.4斷言驗(yàn)證
6.3.5測(cè)試程序自動(dòng)化
6.3.6 RTL代碼檢查
6.3.7形式特性檢驗(yàn)
6.3.8形式等價(jià)檢驗(yàn)¨
6.3.9覆蓋分析
6.3.10驗(yàn)證IP內(nèi)核
6.3.11 AMS設(shè)計(jì)和驗(yàn)證
6.4設(shè)計(jì)庫(kù)
6.5可制造性設(shè)計(jì)
參考文獻(xiàn)
第7章 SOC設(shè)計(jì)平臺(tái)實(shí)例——Philips Nexperia-DVP
7.1 Nexperia數(shù)字視頻平臺(tái)
7.2數(shù)字視頻SOc設(shè)計(jì)
7.2.1 soc參考體系結(jié)構(gòu)
7.2.2 SOC實(shí)現(xiàn)
7.3數(shù)字視頻軟件
7.3.1平臺(tái)軟件
7.3.2軟件參考體系結(jié)構(gòu)
7.4數(shù)字視頻系統(tǒng)集成
7.4.1性能優(yōu)化
7.4.2調(diào)度技術(shù)
參考文獻(xiàn)
附錄英文縮寫(xiě)詞