現(xiàn)代集成電路測(cè)試技術(shù)

上篇　集成電路測(cè)試原理
第1章　概述
1.1　測(cè)試的意義
1.2　測(cè)試的分類
1.3　測(cè)試成本與產(chǎn)品質(zhì)量
參考文獻(xiàn)
第2章　邏輯模擬與故障模擬
2.1　電路模型及簡(jiǎn)單的結(jié)構(gòu)分析
2.2　信號(hào)狀態(tài)模型
2.3　定時(shí)模型
2.4　故障模型及故障精簡(jiǎn)
2.5　故障效應(yīng)的傳播
2.6　邏輯模擬算法
2.7　故障模擬算法
2.8　時(shí)序電路的邏輯模擬和故障模擬
參考文獻(xiàn)
第3章　可測(cè)性度量
3.1　可測(cè)性度量的基本概念
3.2　可測(cè)性的度量
參考文獻(xiàn)
第4章　測(cè)試生成
4.1　測(cè)試生成方法分類
4.2　測(cè)試生成算法中的一些基本概念和技術(shù)
4.3　單路徑敏化法
4.4　D-算法
4.5　9值算法
4.6　PODEM算法
4.7　FAN算法
4.8　布爾差分法
4.9　布爾滿足法
4.1 0　面向電路的測(cè)試生成方法
4.1 1　組合ATPG算法研究進(jìn)展
4.1 2　時(shí)序電路測(cè)試生成
4.1 3　高層設(shè)計(jì)的測(cè)試生成
4.1 4　測(cè)試生成系統(tǒng)
參考文獻(xiàn)
第5章　可測(cè)性設(shè)計(jì)方法和技術(shù)
5.1　可測(cè)性設(shè)計(jì)的基本概念
5.2　專門的可測(cè)性設(shè)計(jì)方法
5.3　基于掃描的可測(cè)性設(shè)計(jì)技術(shù)
5.4　全速測(cè)試和全速掃描測(cè)試技術(shù)
5.5　特征分析測(cè)試方法簡(jiǎn)介及內(nèi)建自測(cè)試
5.6　邊界掃描設(shè)計(jì)技術(shù)一
5.7　可測(cè)性設(shè)計(jì)規(guī)則綜述
參考文獻(xiàn)
第6章　設(shè)計(jì)驗(yàn)證技術(shù)
6.1　設(shè)計(jì)驗(yàn)證技術(shù)基本概念
6.2　設(shè)計(jì)的模擬驗(yàn)證
6.3　設(shè)計(jì)的形式驗(yàn)證和斷言驗(yàn)證
6.4　設(shè)計(jì)驗(yàn)證輔助功能測(cè)試向量的制成
6.5　現(xiàn)代數(shù)字集成電路芯片設(shè)計(jì)驗(yàn)證的語(yǔ)言
參考文獻(xiàn)
第7章　測(cè)試數(shù)據(jù)壓縮技術(shù)
7.1　測(cè)試數(shù)據(jù)壓縮的緣由、特點(diǎn)和方法概述
7.2　Huffman編碼
7.3　游程編碼的方法
7.4　Golomb碼的數(shù)學(xué)基礎(chǔ)和數(shù)據(jù)壓縮
7.5　快速編碼的優(yōu)勢(shì)和特點(diǎn)
7.6　二維壓縮編碼方法的基本實(shí)踐
7.7　數(shù)據(jù)壓縮的硬件實(shí)施方法和措施
參考文獻(xiàn)
第8章　測(cè)試開(kāi)發(fā)系統(tǒng)
8.1　測(cè)試語(yǔ)言
8.2　測(cè)試程序
8.3　測(cè)試開(kāi)發(fā)環(huán)境
8.4　測(cè)試轉(zhuǎn)換系統(tǒng)
8.5　測(cè)試設(shè)備脫機(jī)開(kāi)發(fā)環(huán)境
參考文獻(xiàn)
第9章　混合信號(hào)集成電路測(cè)試
9.1　概況
9.2　采樣理論
9.3　基于DSP的測(cè)試
9.4　基于模型的測(cè)試
9.5　DAC測(cè)試
9.6　ADC測(cè)試
9.7　混合信號(hào)DFT和BIST
參考文獻(xiàn)
第10章　IDDQ測(cè)試
10.1　IDDQ基本原理
10.2　IDDQ測(cè)試生成
10.3　IDDQ可測(cè)性設(shè)計(jì)
10.4　IDDQ監(jiān)控器設(shè)計(jì)
10.5　△IDDQ測(cè)試
10.6　深亞微米IDDQ測(cè)試
10.7　未來(lái)方向
參考文獻(xiàn)
第1l章　SOC測(cè)試
11.1　概況
11.2　SOC測(cè)試?yán)щy
11.3　測(cè)試訪問(wèn)機(jī)制
11.4　測(cè)試外殼
11.5　內(nèi)核測(cè)試
11.6　SOC系統(tǒng)測(cè)試
11.7　測(cè)試標(biāo)準(zhǔn)
11.8　內(nèi)核測(cè)試語(yǔ)言
11.9　未來(lái)的挑戰(zhàn)
參考文獻(xiàn)
第12章　集成電路測(cè)試標(biāo)準(zhǔn)
12.1　集成電路相關(guān)標(biāo)準(zhǔn)機(jī)構(gòu)
12.2　國(guó)際集成電路測(cè)試標(biāo)準(zhǔn)介紹
下篇　集成電路測(cè)試設(shè)備
第13章　集成電路測(cè)試系統(tǒng)概述
13.1　集成電路測(cè)試系統(tǒng)發(fā)展概述
13.2　集成電路測(cè)試系統(tǒng)分類
13.3　集成電路測(cè)試系統(tǒng)專用集成電路
13.4　分布式集成電路測(cè)試系統(tǒng)
參考文獻(xiàn)
第14章　集成電路測(cè)試驗(yàn)證系統(tǒng)
14.1　集成電路測(cè)試驗(yàn)證要求和測(cè)試驗(yàn)證系統(tǒng)發(fā)展
14.2　第1代測(cè)試驗(yàn)證手段和系統(tǒng)
14.3　第2代測(cè)試驗(yàn)證系統(tǒng)的構(gòu)成
14.4　第3代測(cè)試驗(yàn)證系統(tǒng)的特點(diǎn)
14.5　現(xiàn)代測(cè)試驗(yàn)證系統(tǒng)的要求和特點(diǎn)
參考文獻(xiàn)
第15章　數(shù)字集成電路測(cè)試系統(tǒng)
15.1　數(shù)字集成電路測(cè)試系統(tǒng)原理
15.2　數(shù)字SSI／MSI測(cè)試系統(tǒng)
15.3　數(shù)字LSI／VLSI測(cè)試系統(tǒng)
參考文獻(xiàn)
第16章　RAM測(cè)試技術(shù)和測(cè)試系統(tǒng)
16.1　RAM的基本組成及結(jié)構(gòu)
16.2　RAM測(cè)試
16.3　RAM測(cè)試系統(tǒng)
參考文獻(xiàn)
第17章　模擬集成電路測(cè)試系統(tǒng)
17.1　模擬電路的測(cè)試需求
17.2　模擬電路測(cè)試系統(tǒng)的系統(tǒng)結(jié)構(gòu)
17.3　模擬測(cè)試系統(tǒng)儀器構(gòu)成原理
17.4　現(xiàn)代模擬集成電路測(cè)試系統(tǒng)
參考文獻(xiàn)
第18章　數(shù)?；旌闲盘?hào)集成電路測(cè)試系統(tǒng)
18.1　混合信號(hào)電路對(duì)測(cè)試的需求
18.2　混合信號(hào)電路測(cè)試系統(tǒng)的體系結(jié)構(gòu)
18.3　混合信號(hào)電路測(cè)試系統(tǒng)的同步
18.4　混合信號(hào)測(cè)試的特殊儀器
18.5　混合信號(hào)電路測(cè)試系統(tǒng)
第19章　基于標(biāo)準(zhǔn)總線的集成電路測(cè)試系統(tǒng)
19.1　基于標(biāo)準(zhǔn)總線的集成電路測(cè)試系統(tǒng)發(fā)展
19.2　虛擬儀器
19.3　自動(dòng)測(cè)試系統(tǒng)軟件體系結(jié)構(gòu)
19.4　基于標(biāo)準(zhǔn)總線的通用集成電路測(cè)試系統(tǒng)舉例
參考文獻(xiàn)
第20章　基于DFT測(cè)試儀
20.1　傳統(tǒng)ATE
20.2　DFT測(cè)試儀
20.3　測(cè)試方法
20.4　DFT測(cè)試應(yīng)用
20.5　DFT測(cè)試儀與傳統(tǒng)ATE區(qū)別
20.6　一種邊界掃描DFT測(cè)試系統(tǒng)--JTAG
參考文獻(xiàn)
第21章　SOC測(cè)試系統(tǒng)
21.1　SOC測(cè)試特性
21.2　SOC測(cè)試系統(tǒng)特性
21.3　SOC測(cè)試系統(tǒng)
參考文獻(xiàn)
第22章　集成電路測(cè)試系統(tǒng)的計(jì)量
22.1　量值溯源基礎(chǔ)
22.2　集成電路測(cè)試系統(tǒng)校準(zhǔn)與參數(shù)溯源的基礎(chǔ)原理
22.3　集成電路測(cè)試系統(tǒng)校準(zhǔn)與參數(shù)溯源方法介紹
22.4　集成電路測(cè)試系統(tǒng)國(guó)家校準(zhǔn)規(guī)程
參考文獻(xiàn)
第23章　集成電路測(cè)試輔助設(shè)備
23.1　自動(dòng)分選機(jī)
23.2　探針測(cè)試臺(tái)
參考文獻(xiàn)
索引