基于VERILOG語言的實(shí)用FPGA設(shè)計(jì)

第一章 Verilog語言設(shè)計(jì)實(shí)踐
1·1小型過熱探測(cè)器
1·2可綜合的Verilog要素
1·3Verilog的層次
1·4內(nèi)建邏輯原語
1·5鎖存器和觸發(fā)器
1·6阻塞性賦值與非阻塞性賦值
1·7Verilog語法
第二章 數(shù)字設(shè)計(jì)的策略與技巧
2·1設(shè)計(jì)步驟
2·2數(shù)字原語模擬模塊的建立
2·3使用LUT來實(shí)現(xiàn)邏輯功能
2·4關(guān)于設(shè)計(jì)步驟
2·5同步邏輯規(guī)則
2·6時(shí)鐘策略
2·7邏輯化簡(jiǎn)
2·8綜合器做些什么
2·9面積/延時(shí)優(yōu)化
第三章 數(shù)字電路工具箱
3·1Verilog層次回顧
3·2三態(tài)信號(hào)和總線
3·3雙向總線
3·4優(yōu)先編碼器
3·5綜合中面積/速度的優(yōu)化
3·6在運(yùn)行速度和級(jí)聯(lián)時(shí)間之間折中
3·7FPGA邏輯單元的延時(shí)
3·8狀態(tài)機(jī)
3·9加法器
3·10減法器
3·11乘法器
第四章 更多的數(shù)字電路：計(jì)數(shù)器、只讀存儲(chǔ)器及隨機(jī)存儲(chǔ)器
4·1行波計(jì)數(shù)器
4·2約翰遜計(jì)數(shù)器
4·3線性反饋移位寄存器
4·4循環(huán)冗余校驗(yàn)
4·5只讀存儲(chǔ)器(ROM)
4·6隨機(jī)存儲(chǔ)器(ROM)
4·7先入先出存儲(chǔ)器(FIFO)介紹
第五章 Verilog測(cè)試
5·1編譯指令
5·2自動(dòng)測(cè)試
第六章 實(shí)用設(shè)計(jì)：工具、技術(shù)及權(quán)衡策略
6·1使用LeonardoSpectrum進(jìn)行編譯
6，2完整的設(shè)計(jì)流程，8位相等比較器
6·3使用層次設(shè)計(jì)法設(shè)計(jì)8位相等比較器
6·4Xilinx環(huán)境下的優(yōu)化選項(xiàng)
6·5映射選項(xiàng)
6·6布局/布線選項(xiàng)
6·7邏輯級(jí)時(shí)序分析報(bào)表/版圖設(shè)計(jì)后的時(shí)序分析報(bào)告
6·8接口選項(xiàng)
6·9VHDL/VERILOG仿真選項(xiàng)
6·10其他的設(shè)計(jì)管理器工具
第七章 幾種架構(gòu)的比較
7·1決定集成電路價(jià)格的因素
7·2FPGA器件設(shè)計(jì)
7·3在選擇FPGA器件時(shí)需要考慮的問題
7·4Xilinx公司FPGA器件的架構(gòu)
7·5Altera公司CPLD器件架構(gòu)
第八章 元件庫、可再用模塊及IP
8·1生產(chǎn)率提高的關(guān)鍵
8·2庫單元
8·3結(jié)構(gòu)化編程模式
8·4原理圖設(shè)計(jì)和Verilog語言設(shè)計(jì)的比較
8·5使用LogiBLOX模塊生成器
8·6另一種模塊生成器：CORE Generator工具
8·7設(shè)計(jì)的再用，重新使用你自己的代碼
8·8購(gòu)買旺設(shè)計(jì)
8·9總結(jié)
第九章 面向ASIC轉(zhuǎn)化的設(shè)計(jì)
9·1半定制器件
9·2ASIC轉(zhuǎn)換的設(shè)計(jì)準(zhǔn)則
9·3同步設(shè)計(jì)規(guī)則
9·4延遲線
9·5測(cè)試用語
9·6POC測(cè)試向量
參考文獻(xiàn)
光盤使用說明
術(shù)語表
資料索引
后記
作者介紹