CMOS數(shù)字集成電路：分析與設(shè)計(jì)

定　價(jià)：￥48.00

作　者：	（美）康松默（Sung-Mo Kang），（美）約瑟夫·列波列比西（Yusuf Leblebici）著；王志功[等]譯；王志功譯
出版社：	電子工業(yè)出版社
叢編項(xiàng)：	國(guó)外電子與通信教材系列
標(biāo)　簽：	集成電路

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ISBN：	9787505399518	出版時(shí)間：	2005-01-01	包裝：	平裝
開(kāi)本：	26cm	頁(yè)數(shù)：	482	字?jǐn)?shù)：

內(nèi)容簡(jiǎn)介

　　本書(shū)詳細(xì)講述了CMOS數(shù)字集成電路，反映了現(xiàn)代技術(shù)的發(fā)展水平，提供了電路設(shè)計(jì)的最新資料。本書(shū)共有十五章。前八章詳細(xì)討論了MOS晶體管的相關(guān)特性和工作原理、基本原理、基本反相器電路設(shè)計(jì)、組合邏輯電路及時(shí)序邏輯電路的結(jié)構(gòu)與工作原理；第9章介紹應(yīng)用于先進(jìn)VLSI芯片設(shè)計(jì)的動(dòng)態(tài)邏輯電路；第10章介紹先進(jìn)的半導(dǎo)存儲(chǔ)電路；第11章介紹低功耗CMOS邏輯電路；第12章介紹雙極型晶體管基本原理和BiCMOS數(shù)字電路設(shè)計(jì)；第13章詳細(xì)介紹芯片的I/O設(shè)計(jì)；第14章和第15章分別討論電路的可制造性設(shè)計(jì)和可測(cè)試性設(shè)計(jì)這兩重要問(wèn)題。本書(shū)是現(xiàn)代數(shù)字集成電路設(shè)計(jì)的理想教材和參考書(shū)。可供與集成電路設(shè)計(jì)領(lǐng)域有關(guān)的各電類專業(yè)的本科生和研究生使用，也可供從事集成電路設(shè)計(jì)、數(shù)字系統(tǒng)設(shè)計(jì)和VLSI設(shè)計(jì)等領(lǐng)域的工程師參考。

作者簡(jiǎn)介

　　宋莫康，加州大學(xué)伯克利分校獲得電子工程博士學(xué)位。目前在巴斯肯工學(xué)院（Baskinschoolofengineering）任系主任，兼任圣克魯斯加州大學(xué)（Universityofcaliforniasantacruz）電子工程系教授。他還是IEEE超大規(guī)模集成電路（VLSI）系統(tǒng)學(xué)報(bào)的總編輯及創(chuàng)刊人，IEEE及諸多國(guó)際性期刊的編委會(huì)委員，IEEE、和AAAS成員。曾獲IEEEMhirdMillennium獎(jiǎng)，IEEE研究生教育技術(shù)領(lǐng)域獎(jiǎng)，加州大學(xué)伯克利分校杰出校友獎(jiǎng)，RSC卓越技術(shù)獎(jiǎng)，IEEE電路與系統(tǒng)協(xié)會(huì)技術(shù)成就獎(jiǎng)，美國(guó)洪堡（AlexandervonhumboldtU.S.）高級(jí)科學(xué)家獎(jiǎng)，IEEE電路與系統(tǒng)分會(huì)達(dá)靈頓（CASDariington）論文獎(jiǎng)，KBS獎(jiǎng)，以及諸多最佳論文獎(jiǎng)。相關(guān)圖書(shū)

圖書(shū)目錄

第1章概論
1.1發(fā)展歷史
1.2本書(shū)的目標(biāo)和結(jié)構(gòu)
1.3電路設(shè)計(jì)舉例
1.4VLSI設(shè)計(jì)方法綜述
1.5VLSI設(shè)計(jì)流程
1.6設(shè)計(jì)分層
1.7規(guī)范化.模塊化和本地化的概念
1.8VLSI的設(shè)計(jì)風(fēng)格
1.9設(shè)計(jì)質(zhì)量
1.10封裝技術(shù)
1.11計(jì)算機(jī)輔助設(shè)計(jì)技術(shù)
1.12習(xí)題
第2章MOS場(chǎng)效應(yīng)管的制造
2.1引言
2.2制造工藝的基本步驟
2.3CMOSn阱工
2.4版圖設(shè)計(jì)規(guī)劃
2.5全定制掩膜版圖設(shè)計(jì)
2.6習(xí)題
第3章MOS日體管
3.1金屬-氧化物-半導(dǎo)體（MOS）結(jié)構(gòu)
3.2外部偏置上下的MOS系統(tǒng)
3.3MOS場(chǎng)效應(yīng)管（MOSFET）的結(jié)構(gòu)和作用
3.4MOSFET的電流-電壓特性
3.5MOSFET的收容和不尺寸效應(yīng)
3.6MOSFET電容
3.7習(xí)題
第4章用SPICE進(jìn)行MOS管建模
4.1概述
4.2基本概念
4.3一級(jí)模型方程
4.4二級(jí)模型方程
4.5三維模型方程
4.6選進(jìn)的MOSFT模型
4.7電容模型
4.8SPICE　MOSFET模型的比較
4.9附錄
4.10習(xí)題
第5章MOS反相器的靜態(tài)特性
5.1概述
5.2電阻負(fù)載型反相器
5.3n型MOSFET負(fù)載反相器
5.4CMOS反相器
5.5習(xí)題
第6章MOS反相器的開(kāi)關(guān)特性和體效應(yīng)
6.1概論
6.2延遲時(shí)間的定義
6.3延遲時(shí)間的計(jì)算
6.4延遲限制下的反相器設(shè)計(jì)
6.5互連線電容的估算
6.6互連線延遲的計(jì)算
6.7CMOS反相器的開(kāi)關(guān)功耗
6.8附錄
6.9習(xí)題
第7章組合MOS邏輯電路
7.1概述
7.2帶耗盡型nMOS負(fù)載的MOS邏輯電路
7.3CMOS邏輯電路
7.4復(fù)合邏輯電路
7.5CMOS傳輸門(mén)
7.6習(xí)題
第8章時(shí)序MOS邏輯電路
8.1概述
8.2雙穩(wěn)態(tài)元件的特性
8.3SR鎖存電路
8.4鐘控鎖存器和觸發(fā)器電路
8.5CMOS的D鎖器和邊沿觸發(fā)器
8.6附錄
8.7習(xí)題
第9章動(dòng)態(tài)邏輯電路
9.1概述
9.2傳輸晶體管電路的基本原理
9.3電壓自舉技術(shù)
9.4同步動(dòng)態(tài)電路技術(shù)
9.5動(dòng)態(tài)COMS電路技術(shù)
9.6高性能動(dòng)態(tài)邏輯CMOS電路習(xí)題
9.7習(xí)題
第10章半導(dǎo)體存儲(chǔ)器
10.1概述
10.2動(dòng)態(tài)隨機(jī)存儲(chǔ)器（DRAM）
10.3靜態(tài)隨機(jī)存取存儲(chǔ)器（SRAM）
10.4非易失存儲(chǔ)器
10.5閃存
10.6鐵電隨機(jī)存儲(chǔ)器（FRAM）
10.7習(xí)題
第11章低功耗CMOS邏輯電路
11.1概述
11.2功耗綜述
11.3電壓按比例降低的低功率設(shè)計(jì)
11.4開(kāi)關(guān)激活率的估算和是佳化
11.5減小開(kāi)關(guān)電容
11.6絕熱邏輯電路
11.7習(xí)題
第12章BICMOS邏輯電路
12.1概述
12.2雙極型晶體管（BJT）的結(jié)構(gòu)和工作原理
12.3BJT的動(dòng)態(tài)特性
12.4基本BiCMOS電路的靜態(tài)特性
12.5BiCMOS邏輯電路的開(kāi)關(guān)延遲
12.6BiCMOS的應(yīng)用
12.7習(xí)題
第13章芯片輸入輸出電路
13.1概述
13.2靜電放電（ESD）保護(hù)
13.3輸入電路
13.4輸出電路和L(dildt)噪聲
13.5片內(nèi)時(shí)鐘生成和分配
13.6“閂鎖”現(xiàn)象及其預(yù)防措施
13.7習(xí)題
第14章產(chǎn)品化設(shè)計(jì)
14.1概述
14.2工藝變化
14.3基本概念和定義
14.4實(shí)驗(yàn)設(shè)計(jì)與性能建模
14.5參數(shù)成品率的評(píng)估
14.6參數(shù)成品率的最大值
14.7最壞情況分析
14.8性能參數(shù)變化的最小化
14.9習(xí)題
第15章可測(cè)性設(shè)計(jì)
15.1概述
15.2故障類型和模型
15.3可控性和可觀察性
15.4專用可測(cè)試性設(shè)計(jì)技術(shù)
15.5基于掃描的技術(shù)
15.6內(nèi)建自測(cè)（BIST）技術(shù)
15.7電流監(jiān)控IDDQ檢測(cè)
15.8習(xí)題
參考文獻(xiàn)