數(shù)字電子技術(shù)

第1章數(shù)字邏輯基礎(chǔ)
1.1數(shù)制與編碼
1.1.1數(shù)制
1.1.2數(shù)制間的轉(zhuǎn)換
1.1.3編碼
1.2邏輯代數(shù)
1.2.1邏輯變量與邏輯函數(shù)概念
1.2.2三種基本邏輯及其運(yùn)算
1.2.3復(fù)合邏輯及其運(yùn)算
1.2.4邏輯函數(shù)的描述
1.2.5邏輯代數(shù)的定律.規(guī)則及常用公式
1.3邏輯函數(shù)化簡(jiǎn)
1.3.1邏輯函數(shù)的最簡(jiǎn)形式
1.3.2邏輯函數(shù)的代數(shù)化簡(jiǎn)法
1.3.3圖解化簡(jiǎn)法(卡諾圖化簡(jiǎn)法)
1.3.4具有無關(guān)項(xiàng)的邏輯函數(shù)及其化簡(jiǎn)
*1.3.5邏輯函數(shù)的列表化簡(jiǎn)法
*1.4VHDL語言基礎(chǔ)
1.4.1概述
1.4.2VHDL的程序結(jié)構(gòu)
1.4.3VHDL的語言元素
1.4.4VHDL的基本語句
1.4.5屬性的描述與定義
1.4.6VHDL的子程序
本章小結(jié)
習(xí)題一
第2章邏輯門電路
2.1概述
2.2分立元件門電路
2.2.1二極管與門
2.2.2二極管或門
2.2.3三極管非門
2.3TTL集成門電路
2.3.1TTL集成門電路的結(jié)構(gòu)
2.3.2TTL門電路
2.4MOS門電路
2.4.1NMOS門電路
2.4.2CMOS門電路
2.4.3CMOS集成電路的主要特點(diǎn)和使用中應(yīng)注意的幾個(gè)問題
2.5TTL電路與CMOS電路的接口
*2.6門電路的VHDL描述
2.6.1輸入與非門.與門.或門.或非門.異或門的VHDL程序
2.6.2輸入與非門VHDL程序
本章小結(jié)
習(xí)題二
第3章組合邏輯電路
3.1概述
3.2組合邏輯電路的基本分析和設(shè)計(jì)方法
3.2.1組合邏輯電路的基本分析方法
3.2.2組合邏輯電路的基本設(shè)計(jì)方法
3.3若干常用的組合邏輯電路
3.3.1全加法器
3.3.2編碼器
3.3.3數(shù)值比較器
3.3.4譯碼器
3.3.5數(shù)據(jù)分配器
3.3.6數(shù)據(jù)選擇器
3.4組合電路中的競(jìng)爭(zhēng)一冒險(xiǎn)
3.4.1競(jìng)爭(zhēng)一冒險(xiǎn)的概念及其產(chǎn)生原因
3.4.2消除競(jìng)爭(zhēng)一冒險(xiǎn)的方法
本章小結(jié)
習(xí)題三
第4章觸發(fā)器
4.1概述
4.2電平型基本RS觸發(fā)器
4.2.1與非門構(gòu)成的基本RS觸發(fā)器
4.2.2或非門構(gòu)成的基本RS觸發(fā)器
4.2.3電平型基本RS觸發(fā)器的動(dòng)作特點(diǎn)
*4.2.4電平型基本觸發(fā)器的VHDL描述
4.3時(shí)鐘控制的電平觸發(fā)器(同步觸發(fā)器)
4.3.1同步RS觸發(fā)器
4.3.2同步D觸發(fā)器
4.3.3同步JK觸發(fā)器
4.3.4同步T觸發(fā)器和T,觸發(fā)器
4.3.5同步觸發(fā)器的動(dòng)作特點(diǎn)
4.4主從觸發(fā)器
4.4.1主從RS觸發(fā)器
4.4.2主從D觸發(fā)器
4.4.3主從JK觸發(fā)器
4.5邊沿觸發(fā)器
4.5.1維持阻塞結(jié)構(gòu)正邊沿觸發(fā)器
4.5.2利用傳輸延遲時(shí)間的負(fù)邊沿觸發(fā)器
4.6CMOS觸發(fā)器
4.6.1帶使能端的CMOS型D觸發(fā)器
4.6.2CMOS主從觸發(fā)器
4.6.3CMOS主從JK觸發(fā)器
4.7觸發(fā)器的邏輯功能及其描述方法
4.7.1鐘控觸發(fā)器按邏輯功能的分類
4.7.2觸發(fā)器的電路結(jié)構(gòu)和邏輯功能的關(guān)系
4.8不同類型觸發(fā)器之間的轉(zhuǎn)換
4.8.1D型觸發(fā)器轉(zhuǎn)換成JK型觸發(fā)器
4.8.2JK型觸發(fā)器轉(zhuǎn)換成D觸發(fā)器
4.9觸發(fā)器的動(dòng)態(tài)參數(shù)
*4.10觸發(fā)器的X3--IDL描述
本章小結(jié)
習(xí)題四
第5章時(shí)序邏輯電路
5.1概述
5.2時(shí)序邏輯電路的狀態(tài)轉(zhuǎn)換表.狀態(tài)轉(zhuǎn)換圖和時(shí)序圖
5.2.1狀態(tài)轉(zhuǎn)換表(statetable)
5.2.2狀態(tài)轉(zhuǎn)換圖(stateDiagram)
5.2.3時(shí)序圖(TimingDiagram)
5.3同步時(shí)序邏輯電路的分析和設(shè)計(jì)方法
5.3.1同步時(shí)序邏輯電路的分析方法
5.3.2同步時(shí)序邏輯電路的設(shè)計(jì)方法
5.4異步時(shí)序電路的分析和設(shè)計(jì)方法
5.4.1脈沖型異步時(shí)序電路的分析
5.4.2脈沖型異步時(shí)序電路的設(shè)計(jì)
5.5幾種常用的時(shí)序邏輯電路
5.5.1寄存器和移位寄存器(RegisterandShiftRegister)
5.5.2計(jì)數(shù)器
*5.5.3順序脈沖發(fā)生器
*5.5.4序列信號(hào)發(fā)生器
*5.6時(shí)序邏輯電路中的競(jìng)爭(zhēng)一冒險(xiǎn)現(xiàn)象
*5.7時(shí)序邏輯電路的VHDL描述
本章小結(jié)
習(xí)題五
第6章脈沖信號(hào)的產(chǎn)生與整形
6.1概述
6.2時(shí)基集成電路的結(jié)構(gòu)和工作原理
6.2.1555時(shí)基電路的特點(diǎn)和封裝
6.2.2555時(shí)基電路的工作原理
6.2.3雙極型555和CMOS型555的性能比較
6.3施密特觸發(fā)器
6.3.1集成施密特觸發(fā)器
6.3.2用555定時(shí)器接成的施密特觸發(fā)器
6.3.3施密特觸發(fā)器的應(yīng)用
6.4單穩(wěn)態(tài)觸發(fā)器
6.4.1用門電路組成的單穩(wěn)態(tài)觸發(fā)器
6.4.2集成單穩(wěn)態(tài)觸發(fā)器
6.4.3用555時(shí)基電路構(gòu)成單穩(wěn)態(tài)觸發(fā)器
6.4.4單穩(wěn)態(tài)觸發(fā)器的應(yīng)用
6.5多諧振蕩器
6.5.1對(duì)稱式多諧振蕩器
6.5.2非對(duì)稱式多諧振蕩器
6.5.3環(huán)形振蕩器
6.5.4用施密特觸發(fā)器構(gòu)成的多諧振蕩器
6.5.5石英晶體多諧振蕩器
6.5.6用555時(shí)基電路構(gòu)成多諧振蕩器
*6.5.7壓控振蕩器
本章小結(jié)
習(xí)題六
第7章半導(dǎo)體存儲(chǔ)器
7.1概述
7.2只讀存儲(chǔ)器(ROM)
7.2.1只讀存儲(chǔ)器的電路結(jié)構(gòu)
7.2.2掩模只讀存儲(chǔ)器
7.2.3可編程只讀存儲(chǔ)器(PROM)
7.2.4可擦除的可編程只讀存儲(chǔ)器(EPROM)
7.2.5電信號(hào)擦除的可編程ROM(EEPROM)
7.2.6快閃存儲(chǔ)器(FlashMemory)
7.3隨機(jī)存儲(chǔ)器(RAM)
7.3.1靜態(tài)隨機(jī)存儲(chǔ)器(SRAM)
7.3.2動(dòng)態(tài)隨機(jī)存儲(chǔ)器(DRAM)
7.4存儲(chǔ)器容量的擴(kuò)展
7.4.1位擴(kuò)展方式
7.4.2字?jǐn)U展方式
7.5用存儲(chǔ)器實(shí)現(xiàn)組合邏輯函數(shù)
*7.6存儲(chǔ)器的VHDL描述
本章小結(jié)
習(xí)題七
第8章可編程邏輯器件
8.1概述
8.2可編程邏輯器件的基本結(jié)構(gòu)和電路表示方法
8.2.1可編程邏輯器件的基本結(jié)構(gòu)
8.2.2PLD電路的表示方法
8.3可編程陣列邏輯(PAL)
8.3.1基本的PAL電路
8.3.2帶寄存器輸出的PAL電路
8.3.3兩種輸出結(jié)構(gòu)的PAL電路
8.3.4帶異或輸出的PAL電路
8.3.5運(yùn)算選通反饋結(jié)構(gòu)
8.3.6PAL的應(yīng)用舉例
8.4可編程通用陣列邏輯(GAL)
8.4.1GAL器件的基本結(jié)構(gòu)
8.4.2輸出邏輯宏單元(OLMC)
8.4.3GAL器件的結(jié)構(gòu)控制字
8.4.4輸出邏輯宏單元(OLMC)的組態(tài)
8.4.5GAL器件行地址映射圖
8.5復(fù)雜可編程邏輯器件(CPLD)
8.5.1XC9500系列器件結(jié)構(gòu)
8.5.2功能塊FB
8.5.3宏單元
8.5.4乘積項(xiàng)分配器(PT)
8.5.5FastCDNNECT開關(guān)矩陣
8.5.6輸入/輸出塊(IOB)
8.5.7JTAG邊界掃描接-
8.6現(xiàn)場(chǎng)編程門陣列(FPGA)
8.6.1FPGA的基本結(jié)構(gòu)
8.6.2可配置邏輯塊(CLB)結(jié)構(gòu)
8.6.3輸入輸出塊(IOB)結(jié)構(gòu)
8.6.4FPGA的互連資源
8.7在系統(tǒng)可編程邏輯器件(ISP-PLD)
8.7.1ispLSI的基本結(jié)構(gòu)
8.7.2通用邏輯塊(GLB)
8.7.3全局布線區(qū)GRP
8.7.4輸出布線區(qū)ORP
8.7.5輸人／輸出單元
8.7.6時(shí)鐘網(wǎng)絡(luò)
8.7.7邊界掃描
8.7.8用戶電子標(biāo)簽(UES)和保密位
本章小結(jié)
習(xí)題八
第9章數(shù)／模轉(zhuǎn)換與模／數(shù)轉(zhuǎn)換
9.1概述
9.2數(shù)／模轉(zhuǎn)換器
9.2.1數(shù)／模轉(zhuǎn)換器基本原理
9.2.2數(shù)／模轉(zhuǎn)換器(DAC)的主要技術(shù)指標(biāo)
9.2.3集成DAC典型芯片
9.2.4集成DAC的應(yīng)用
9.3模／數(shù)轉(zhuǎn)換器
9.3.1A／D轉(zhuǎn)換器基本原理
9.3.2模／數(shù)轉(zhuǎn)換器(ADC)的主要技術(shù)指標(biāo)
9.3.3集成ADC典型芯片
9.3.4集成ADC的應(yīng)用
本章小結(jié)
習(xí)題九
*第10章數(shù)字系統(tǒng)的EDA設(shè)計(jì)
10.1概述
10.2現(xiàn)代數(shù)字系統(tǒng)的設(shè)計(jì)方法
10.3EDA技術(shù)
10.3.1EDA技術(shù)的內(nèi)涵
10.3.2EDA技術(shù)的基本特征
10.3.3EDA的基本工具
10.4EDA原理圖輸入設(shè)計(jì)方法
10.4.1MAX+plusⅡ簡(jiǎn)介
10.4.2原理圖輸入設(shè)計(jì)方法基本步驟
10.4.3設(shè)計(jì)實(shí)例——頻率計(jì)
10.5VHDL文本輸入設(shè)計(jì)方法
10.5.1VHDL文本輸入設(shè)計(jì)方法步驟
10.5.2設(shè)計(jì)實(shí)例二則
本章小結(jié)
參考文獻(xiàn)